JP2011077462A - 半導体駆動回路、及びそれを用いた半導体装置 - Google Patents

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Abstract

【課題】ノーマリオフの接合型ＦＥＴは閾値が低いため、ノーマリオフの接合型ＦＥＴを用いた半導体駆動回路では高精度な電圧制御，高速な入力容量の充電，誤動作等の課題を有していた。
【解決手段】ツェナーダイオードによる高精度なゲート電圧生成方式やスピードアップコンデンサによるターンオン損失の低減，ゲート・ソース間のコンデンサの接続やソース端子の最適実装方式による誤動作の防止回路を適用することで、ノーマリオフの接合型ＦＥＴに最良な半導体駆動回路を提案する。
【選択図】 図１

Description

本発明はノーマリオフの接合型ＦＥＴの半導体駆動回路、及びそれを用いた半導体装置に関する。
炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）あるいはダイヤモンドのようなバンドギャップの広い材料を用いたワイドバンドギャップ半導体素子、例えば接合型ＦＥＴ，静電誘導型トランジスタ（ＳＩＴ），金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ），ヘテロ接合電界効果トランジスタ（ＨＦＥＴ），高電子移動度トランジスタ（ＨＥＭＴ）などは、スイッチ素子として優れた特性を有する。またノーマリオフ特性を有する接合型ＦＥＴはゲート駆動回路故障時などの回路の不具合が発生した場合でも、短絡故障を防止することが可能である。
ノーマリオフの接合型ＦＥＴはゲート・ソース間の入力容量と並列に寄生ダイオードが接続された等価回路で示される。このためスイッチ素子をオンするための閾値は、ＳｉＣを用いた接合型ＦＥＴの場合、２.５Ｖ程度と低い値となる。よって高精度な電圧制御，高速な入力容量の充電，誤動作等の課題を有していた。
ゲート・ソース間の特性がダイオードの順方向特性となるため、立ち上がり電圧以上の電圧を印加すると大きなゲート電流が流れ続け、ゲート駆動回路の消費電力が増大する。
また閾値が低く、ターンオン時に大きなゲート電圧を印加できないため、高速に入力容量を充電できず、ターンオン損失が増大していた。
またノイズ耐量が低く、誤動作する可能性が高い。例えば、セルフターンオン現象やターンオフ時の誤動作が発生していた。
そして、従来技術の特許文献１，２ではゲート・ソース間にコンデンサを接続し、セルフターンオンの誤動作を防止する手法が提案されている。しかしながら、ターンオフ時の誤動作に関する記載はない。また閾値がノーマリオフの接合型ＦＥＴに比べ高いＩＧＢＴを用いた駆動回路に関するものであり、閾値の低い素子を低損失に駆動する回路に関する記載はない。
特開２０００−２４３９０５号公報 特開２００４−１４５４７号公報
以上のようにノーマリオフの接合型ＦＥＴを用いた半導体駆動回路では高精度な電圧制御，高速な入力容量の充電，誤動作等の課題を有していた。
本発明はノーマリオフの接合型ＦＥＴを用いた場合においても誤動作をなるべく引き起こさず、低損失に駆動するための半導体駆動回路、及びそれを用いた半導体装置を提供することを目的とする。
上記課題を解決するために、本発明はドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
前記ゲート駆動回路が前記半導体スイッチング素子をオンするときのゲート端子とソース端子間の電圧を２.５Ｖから３.５Ｖの間に制御することを特徴とするものである。
また、上記課題を解決するために、本発明はドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、前記ソース端子と前記ゲート端子の間にツェナーダイオードとダイオードを備え、前記ツェナーダイオードと前記ダイオードを直列に接続し、前記ツェナーダイオードのアノード端子を前記ソース端子に接続し、前記ダイオードのアノード端子を前記ゲート端子に接続することを特徴とするものである。
更に、本発明は半導体駆動回路において、前記ツェナーダイオードの逆阻止電圧が２Ｖ以上であることを特徴とするものである。
更に、本発明は半導体駆動回路において、前記ゲート駆動回路内に前記半導体スイッチング素子のターンオンとターンオフの速度を調整するためのゲート抵抗を備え、
前記ゲート抵抗と並列に第１のコンデンサを接続し、前記第１のコンデンサが前記半導体スイッチング素子の入力容量より、大きいことを特徴するものである。
更に、本発明は半導体駆動回路において、前記ゲート抵抗と前記第一のコンデンサを前記半導体スイッチング素子のオン時とオフ時で大きさを変えることを特徴とするものである。
更に、本発明は半導体駆動回路において、前記ソース端子と前記ゲート端子との間に第２のコンデンサを設けることを特徴とするものである。
更に、本発明は半導体駆動回路と前記半導体スイッチング素子を実装した基板と、該基板のパッケージを備えた半導体装置において、前記第２のコンデンサが前記基板上に実装されることを特徴とするものである。
更に、本発明は半導体駆動回路と、ゲート駆動回路用電源と主回路電源と負荷端子と前記半導体スイッチング素子を実装した基板と前記基板のパッケージを備えた半導体装置において、前記半導体スイッチング素子のソース電極に第一のソース配線と第二のソース配線を接続し、前記第一のソース配線を前記ゲート駆動回路用電源の負端子に接続し、前記第二のソース配線を前記主回路電源の負端子、あるいは負荷端子に接続することを特徴とするものである。
更に、本発明は半導体駆動回路において、前記半導体スイッチング素子が炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドギャップ半導体を用いたノーマリオフの接合型ＦＥＴであることを特徴とするものである。
本発明によれば、ゲート電圧の閾値の低いノーマリオフの接合型ＦＥＴにおいてなるべく誤動作を起こさず、低損失な駆動を実現する半導体駆動回路、及びそれを用いた半導体装置を提供することが実現できる。
実施例１の半導体回路の説明図。 実施例１の半導体回路のゲート・ソース間電圧。 ノーマリオフの接合型ＦＥＴのゲート・ソース間特性。 ノーマリオフの接合型ＦＥＴのゲート電圧−ドレイン電流特性。 実施例２の半導体回路の説明図。 実施例３の半導体回路の説明図。 実施例４の半導体回路の説明図。 実施例５の半導体回路の説明図。 実施例６の半導体回路の説明図。 実施例７の半導体回路の説明図。 実施例７を実施例５に適用した場合の半導体駆動回路図。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１に本発明の実施例、図２は図１のゲート・ソース間電圧、図３はノーマリオフの接合型ＦＥＴのゲート・ソース間の順方向特性、図４はノーマリオフの接合型ＦＥＴのゲート電圧とドレイン電流の特性を示す。
本実施例はドレイン端子４とソース端子５の間にノーマリオフの接合型ＦＥＴ１を接続し、接合型ＦＥＴ１のゲート端子６とソース端子５の間にゲート駆動回路３を接続し、ゲート駆動回路３はゲート抵抗１１ａ，接合型ＦＥＴ１に電圧を印加するためのゲート電源１２から構成される。
接合型ＦＥＴ１は入力容量８と並列に寄生ダイオード９が存在する。よって図３に示すように寄生ダイオード９の立ち上がり電圧以上の電圧をゲート・ソース間に印加すると入力容量８に電流が流れ始め、接合型ＦＥＴ１がオンする。また立ち上がり電圧以上の電圧を印加すると余剰なゲート電流が流れるため、ゲート駆動回路の消費電力が増加する。そこでゲート駆動回路３のオン時の出力電圧を図２のように２.５から３.５Ｖに制御することで、以上の問題を解決することが可能となる。
図５に本発明の他の実施例を示す。本実施例では図１のゲート端子６とソース端子５の間にダイオード１３とツェナーダイオード１４を接続することで、ゲート・ソース間電圧を高精度に制御する。またダイオード１３を接続することで、ターンオフ時に、入力容量８のツェナーダイオード１４を介した放電を防止することが可能になる。以上のような構成にすることで、オフ時のゲート電流はゲート抵抗１１ａを介して流れるため、１１ａの大きさにより、ターンオフ速度を調整可能となる。
またゲート電源１２には高い電圧精度は要求されない。またゲート電源１２の電圧は閾値よりも十分大きな電圧を印加することが可能となり、スイッチング開始時に大きなゲート電流を流すことができ、ターンオン速度を上げ、ターンオン損失を低減可能となる。
図６に本発明の他の実施例を示す。本実施例では図５の回路図内のゲート抵抗１１ａと並列にコンデンサ１５ａを接続した構成になっている。
ノーマリオフの接合ＦＥＴの閾値は２.５Ｖと低く、またゲート抵抗１１ａにより、ゲート電流が制限されるため、高速にターンオンすることが不可能であった。そこで、コンデンサ１５ａを接続することで、ゲート抵抗１１ａとは別の経路で入力容量８の充電電流を流し、高速なターンオンを実現する。またゲート抵抗１１ａにより、オン時の電流を制限可能である。
一方、オフ時にはオン時にコンデンサ１５ａが充電されているため、コンデンサ１５ａの電圧がゲート・ソース間に印加され、誤動作が引き起こしにくい条件となっている。
図７に本発明の他の実施例を示す。本実施例は図６にダイオード１６ａとダイオード１６ｂ、コンデンサ１５ｂとゲート抵抗１１ｂを接続し、ターンオン時とターンオフ時のゲート電流の経路を分けた構成になっている。このような回路構成にすることで、ターンオン時とターンオフ時の速度を自由に変更可能となる。
図８に本発明の他の実施例を示す。本実施例は図６にコンデンサ１７を接続した構成になっている。上下アームにスイッチ素子を有するインバータ等の回路の場合、例えば上アームのスイッチ素子がオンすると、オフ状態の下アームのスイッチ素子にインバータの電源電圧が印加される。その際、下アームの帰還容量を介して下アームの入力容量が充電され、ゲート・ソース間に跳ね上がり電圧が発生し、誤動作してしまう。
更にはターンオンを高速化し、電圧の変化を速くすると跳ね上がり電圧が上昇し、誤動作を引き起こしやすい条件となってしまう。そこで、入力容量８と並列にコンデンサ１７を接続する。跳ね上がり電圧は帰還容量７と入力容量８の分圧比で決定されるため、以上のような回路構成にすることで、跳ね上がり電圧は抑制され、誤動作しにくい構成となる。
図９は実施例を示す。本実施例は図８内のコンデンサ１７を接合型ＦＥＴ１が実装されたパッケージ内部に実装する方式である。このように実装することで、コンデンサ１７と接合ＦＥＴ１のゲート端子間のインダクタンスの影響を受けにくく、図８の回路に比べ、更に誤動作しにくい構成となる。
図１０に本発明の他の実施例、図１１に図１０の実装方式を図８の回路に適用した場合の回路図を示す。
本実施例はパッケージ２１の内部の実装基板２２に接合型ＦＥＴ１とダイオード２を実装し、接合型ＦＥＴ１のゲート電極２４からゲート端子６にゲート配線２７で接続し、ソース電極２３からソース端子５ａに主回路用ソース配線２５で接続し、ソース電極２３からソース端子５ｂにゲート駆動回路用ソース配線２６で接続し、フリーホイールダイオードからソース端子５ａにダイオード配線２８で接続する。また図１０の実装方式を用いた場合には図１１に示すようにゲート端子６とソース端子５ｂをゲート駆動回路３と接続する。
以上のような構成にすることで、ドレイン端子４からソース端子５ａ間に流れる主回路電流と、ゲート駆動回路から流れるゲート電流の経路を分けることが可能となる。
従来技術では、ソース配線のインダクタンス１８に主回路電流が流れるとソース配線のインダクタンス１８により電圧が発生し、その電圧が閾値を超えた場合、誤動作する。しかし図１０に示す構成を用いることで、ゲート端子６とソース端子５ｂ間の配線に殆ど主回路の電流が流れないため、インダクタンスによる電圧の上昇を抑制することが可能になり、誤動作を引き起こしにくい構成となる。
本発明によれば、ノーマリオフの接合型ＦＥＴにおいても、なるべく誤動作を起こさず、低損失な駆動を実現した半導体駆動回路、及びそれを用いた半導体装置を提供することが実現できる。
１ 接合型ＦＥＴ
２ フリーホイールダイオード
３ ゲート駆動回路
４ ドレイン端子
５ａ ソース端子１
５ｂ ソース端子２
６ ゲート端子
７ 帰還容量
８ 入力容量
９ 寄生ダイオード
１１ａ，１１ｂ ゲート抵抗
１２ ゲート電源
１３，１６ａ，１６ｂ ダイオード
１４ ツェナーダイオード
１５ａ，１５ｂ，１７ コンデンサ
１８ ソース配線インダクタンス
２１ パッケージ
２２ 実装基板
２３ ソース電極
２４ ゲート電極
２５ 主回路用ソース配線
２６ ゲート駆動回路用ソース配線２
２７ ゲート配線
２８ ダイオード配線

Claims (9)

  1. ドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、
    該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
    前記ゲート駆動回路が前記半導体スイッチング素子をオンするときのゲート端子とソース端子間の電圧を２.５Ｖから３.５Ｖの間に制御することを
    特徴とする半導体駆動回路。
  2. ドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、
    該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
    前記ソース端子と前記ゲート端子の間にツェナーダイオードとダイオードを備え、
    前記ツェナーダイオードと前記ダイオードを直列に接続し、
    前記ツェナーダイオードのアノード端子を前記ソース端子に接続し、
    前記ダイオードのアノード端子を前記ゲート端子に接続することを
    特徴とする半導体駆動回路。
  3. 請求項２に記載の半導体駆動回路において、
    前記ツェナーダイオードの逆阻止電圧が２Ｖ以上であることを
    特徴とする半導体駆動回路。
  4. 請求項１から３の何れかに記載の半導体駆動回路において、
    前記ゲート駆動回路内に前記半導体スイッチング素子のターンオンとターンオフの速度を調整するためのゲート抵抗を備え、
    前記ゲート抵抗と並列に第１のコンデンサを接続し、
    前記第１のコンデンサが前記半導体スイッチング素子の入力容量より、大きいことを
    特徴する半導体駆動回路。
  5. 請求項４に記載の半導体駆動回路において
    前記ゲート抵抗と前記第一のコンデンサを前記半導体スイッチング素子のオン時とオフ時で大きさを変えることを特徴とする半導体駆動回路。
  6. 請求項１から５の何れかに記載の半導体駆動回路において、
    前記ソース端子と前記ゲート端子との間に第２のコンデンサを設けることを特徴とする半導体駆動回路。
  7. 請求項６に記載の半導体駆動回路と前記半導体スイッチング素子を実装した基板と該基板のパッケージを備えた半導体装置において、
    前記第２のコンデンサが前記基板上に実装されることを特徴とする半導体装置。
  8. 請求項１から７の何れかに記載の半導体駆動回路と、
    ゲート駆動回路用電源と主回路電源と負荷端子と前記半導体スイッチング素子を実装した基板と前記基板のパッケージを備えた半導体装置において、
    前記半導体スイッチング素子のソース電極に第一のソース配線と第二のソース配線を接続し、
    前記第一のソース配線を前記ゲート駆動回路用電源の負端子に接続し、
    前記第二のソース配線を前記主回路電源の負端子、あるいは負荷端子に
    接続することを特徴とする半導体装置。
  9. 請求項１から８の何れかに記載の半導体駆動回路において、
    前記半導体スイッチング素子が炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドギャップ半導体を用いたノーマリオフの接合型ＦＥＴであることを特徴とする半導体駆動回路。
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