TW202318137A - 用於控制半導體基板之電壓的電路及方法 - Google Patents

Abstract

一種電子裝置包括一半導體基板及形成於該基板上之一雙向電晶體開關，該雙向開關包括一第一源極節點、一第二源極節點及一共同汲極節點。一第一電晶體形成於該基板上且包括一第一源極端子、一第一汲極端子及一第一閘極端子，其中該第一源極端子連接至該基板，該第一汲極端子連接至該第一源極節點，且該第一閘極端子連接至該第二源極節點。一第二電晶體形成於該基板上且包括一第二源極端子、一第二汲極端子及一第二閘極端子，其中該第二源極端子連接至該基板，該第二汲極端子連接至該第二源極節點，且該第二閘極端子連接至該第一源極節點。

Description

用於控制半導體基板之電壓的電路及方法

本文中所描述之主題係關於箝位施加至半導體基板之電壓，且更特定言之，係關於箝位其上形成雙向電晶體之基板的正電壓偏移及負電壓偏移兩者。

某些基於半導體之電路的電氣效能可取決於其上形成該等電路之半導體基板之電壓。因此，當基板之電壓改變時，電路可具有非所要或不可預測效能。因此，可藉由箝位（例如限制）基板之電壓偏移來改良基於半導體之電路的效能及/或可預測性。

在一些實施例中，一種電子裝置包含氮化鎵（GaN）基板，其包含附著至矽基底部層之GaN基頂部層。雙向電晶體開關形成於GaN基頂部層上，且包括第一源極節點、第二源極節點及共同汲極節點。第一電晶體形成於GaN基頂部層上，且包括第一源極端子、第一汲極端子及第一閘極端子，第一源極端子連接至矽基底部層，第一汲極端子連接至第一源極節點，且第一閘極端子連接至第二源極節點。第二電晶體形成於GaN基頂部層上，且包括第二源極端子、第二汲極端子及第二閘極端子，第二源極端子連接至矽基底部層，第二汲極端子連接至第二源極節點，且第二閘極端子連接至第一源極節點。

在一些實施例中，電子裝置進一步包含：第一二極體，其包括第一陽極及第一陰極，第一陽極連接至矽基底部層，且第一陰極連接至第一源極節點；及第二二極體，其包括第二陽極及第二陰極，第一陽極連接至矽基底部層，且第二陰極連接至第二源極節點。在各種實施例中，第一二極體及第二二極體單片地形成於GaN基板上。在一些實施例中，第一二極體及第二二極體形成於一或多個碳化矽（SiC）基板上。

在一些實施例中，電子裝置進一步包含：第三電晶體，其形成於GaN基頂部層上且包括第三汲極、第三源極及第三閘極，第三閘極連接至電壓源，第三汲極連接至第一源極節點，且第三源極連接至第二閘極端子；及第四電晶體，其形成於GaN基頂部層上且包括第四汲極、第四源極及第四閘極，第四閘極連接至電壓源，第四汲極連接至第二源極節點，且第四源極連接至第一閘極端子。

在一些實施例中，第三電晶體及第四電晶體為耗盡模式場效電晶體（FET）。在各種實施例中，第三電晶體及第四電晶體為增強模式場效電晶體（FET）。在一些實施例中，第三電晶體及第四電晶體各自包含串聯連接之兩個或更多個FET。

在一些實施例中，一種電子裝置包含：半導體基板；及雙向電晶體開關，其形成於基板上且包括第一源極節點、第二源極節點及共同汲極節點。第一電晶體形成於基板上，且包括第一源極端子、第一汲極端子及第一閘極端子，第一源極端子連接至基板，第一汲極端子連接至第一源極節點，且第一閘極端子連接至第二源極節點；且第二電晶體形成於基板上，且包括第二源極端子、第二汲極端子及第二閘極端子，第二源極端子連接至基板，第二汲極端子連接至第二源極節點，且第二閘極端子連接至第一源極節點。

在一些實施例中，半導體基板包含GaN。在各種實施例中，半導體基板包含矽。在一些實施例中，第一二極體包括第一陽極及第一陰極，第一陽極連接至基板，且第一陰極連接至第一源極節點；且第二二極體包括第二陽極及第二陰極，第一陽極連接至基板，且第二陰極連接至第二源極節點。

在一些實施例中，第一二極體及第二二極體單片地形成於基板上。在各種實施例中，第一二極體及第二二極體形成於一或多個碳化矽（SiC）基板上。在一些實施例中，電子裝置進一步包含：第三電晶體，其形成於基板上且包括第三汲極、第三源極及第三閘極，第三閘極連接至電壓源，第三汲極連接至第一源極節點，且第三源極連接至第二閘極端子；及第四電晶體，其形成於基板上且包括第四汲極、第四源極及第四閘極，第四閘極連接至電壓源，第四汲極連接至第二源極節點，且第四源極連接至第一閘極端子。

在一些實施例中，第三電晶體及第四電晶體為耗盡模式場效電晶體（FET）。在各種實施例中，第三電晶體及第四電晶體為增強模式場效電晶體（FET）。在一些實施例中，第三電晶體及第四電晶體各自包含串聯連接之兩個或更多個FET。

在一些實施例中，一種形成一電路之方法包含：形成半導體基板；在半導體基板上形成雙向電晶體，該雙向電晶體包括第一源極節點、第二源極節點及共同汲極節點；在基板上形成第一電晶體，該第一電晶體包括第一源極端子、第一汲極端子及第一閘極端子，第一源極端子連接至基板，第一汲極端子連接至第一源極節點，且第一閘極端子連接至第二源極節點；及在基板上形成第二電晶體，該第二電晶體包括第二源極端子、第二汲極端子及第二閘極端子，第二源極端子連接至基板，第二汲極端子連接至第二源極節點，且第二閘極端子連接至第一源極節點。在各種實施例中，半導體基板包含GaN。

其他申請案之交叉引用

本申請案主張2021年6月29日申請之「用於控制半導體基板之電壓的電路及方法」的美國臨時專利申請案第63/202,901號及2022年6月27日申請之「用於控制半導體基板之電壓的電路及方法」的美國非臨時專利申請案第____________號之優先權，該等申請案特此出於所有目的以全文引用之方式併入。

本文中所揭示之技術大體上係關於控制其上形成一或多個半導體裝置之半導體基板之電壓。更具體而言，本文中所揭示之技術係關於一種在由形成於基板上之GaN基雙向開關引起之瞬態期間控制GaN基板之電壓的箝位電路。本文中描述各種發明性實施例，包括方法、過程、電路、裝置及類似者。 具有鏡像電晶體對之箝位電路

舉例而言，在一些實施例中，GaN基雙向開關可形成於基板上，該基板包括附著至矽基底部層之GaN基頂部層。雙向開關可包括第一源極節點、第二源極節點及共同汲極節點。箝位電路形成於GaN基頂部層上，且經配置以箝位在第一源極節點及第二源極節點處歸因於dV/dt事件（電壓相對於時間之相對較大改變）之基板電壓的正變化及負變化。更具體而言，在一個實施例中，箝位電路包括經組態以箝位正dV/dt事件之鏡像二極體箝位電路及經組態以箝位負dV/dt事件之鏡像開關電路。

在一些實施例中，鏡像二極體電路包括一對二極體連接之電晶體，其耦接於第一源極節點與基板之間以及第二源極節點與基板之間。在正dV/dt事件期間，該對二極體連接之電晶體使得基板電壓能夠維持在遠離最接近零伏特之源極節點電壓的（二極體連接之電晶體之）大約一個臨限電壓處。

鏡像開關電路可包括具有額外鏡像對之任何數目之鏡像對電晶體，從而導致更快箝位及基板之更少電壓變化。在一些實施例中，鏡像開關電路包括第一GaN基電晶體，其包括第一源極端子、第一汲極端子及第一閘極端子，其中第一源極端子連接至基板端子，第一汲極端子連接至第一源極節點，且第一閘極端子經由一或多個電阻器連接至基板端子。第二GaN基電晶體包括第二源極端子、第二汲極端子及第二閘極端子，其中第二源極端子連接至基板端子，第二汲極端子連接至第二源極節點，且第二閘極端子經由一或多個電阻器連接至基板端子。在負dV/dt事件期間，適當開關經接合且操作以減少基板電壓之改變。在一些實施例中，可將額外對電晶體添加至鏡像開關電路，使得開關較早地接合且進一步減少基板電壓之改變。

現將相對於形成本發明之一部分之隨附圖式來描述若干例示性實施例。隨後描述僅提供實施例且並不意欲限制本揭示案之範疇、適用性或組態。實際上，實施例之隨後描述將向本領域中熟習此項技術者提供用於實施一或多個實施例之啟發性描述。應理解，可在不脫離本揭示案之精神及範疇之情況下對元件之功能及配置進行各種改變。在以下描述中，出於解釋之目的，闡述特定細節以便提供對某些發明性實施例之透徹理解。然而，將顯而易見，可在無此等特定細節之情況下實踐各種實施例。圖式及描述並不意欲為限定性的。詞「實例」或「例示性」在本文中用於意謂「充當一實例、例項或說明」。不必將本文中描述為「例示性」或「實例」之任何實施例或設計理解為比其他實施例或設計更佳或更有利。

圖1A說明根據本揭示案之實施例的可與雙向開關102結合使用之基板箝位電路100的簡化示意圖。如圖1A中所展示，雙向開關102包括第一源極節點104、第二源極節點106、共同汲極節點108、第一閘極節點110及第二閘極節點112。在一些實施例中，雙向開關102可充當四象限開關，然而，在其他實施例中，其可適合於其他用途。在一些實施例中，雙向開關102形成於基板上，該基板可包含氮化鎵、矽上氮化鎵、矽、砷化鎵、磷化銦或任何其他合適之半導體材料。在此特定實施例中，基板之至少一部分可為導電的且在基板箝位電路中由基板節點114表示。

第一寄生電容器115由短劃線展示，且表示形成於第一源極節點104與基板114之間的寄生電容。亦即，當第一源極節點104改變電壓電位時，第一寄生電容器115使得基板114跟隨該電位改變。類似地，第二寄生電容器117由短劃線展示，且表示形成於第二源極節點106與基板114之間的寄生電容。因此，在正常操作期間，基板114（其表示其上形成雙向開關102之基板的電壓）可改變引起雙向開關之不受控制操作的電壓，尤其分別在第一源極節點104及第二源極節點106處之高電壓轉變速率（亦稱為dV/dt事件）期間。

箝位電路100電耦接至雙向開關102以分別在第一源極節點104及第二源極節點106處之dV/dt事件期間箝位基板114處之電壓（例如，最小化其偏移），因此雙向開關102以可預測及可靠方式起作用。在此特定實施例中，箝位電路100經配置成兩個子電路，其包括可主要箝位正dV/dt事件之鏡像二極體電路116及可主要箝位負dV/dt事件之鏡像開關電路118，如下文更詳細地解釋。箝位電路100不限於圖1A中所展示之組態，且可使用其他合適之組態，其中之一些在下文更詳細地描述。

鏡像二極體電路116包括形成於基板114上之第一電晶體120，且包括第一源極端子122、第一汲極端子124及第一閘極端子126，其中第一源極端子連接至基板114，第一汲極端子連接至第一源極節點104，且第一閘極端子連接至基板。因此，第一源極端子122耦接至第一閘極端子126，使得第一電晶體120充當二極體，允許電流自汲極流動至源極，且阻斷電流/電壓自源極流動至汲極。類似地，第二電晶體128形成於基板114上，且包括第二源極端子130、第二汲極端子132及第二閘極端子134，其中第二源極端子連接至基板114，第二汲極端子連接至第二源極節點106，且第二閘極端子連接至基板。因此，第二源極端子130耦接至第二閘極端子134，使得第二電晶體128充當二極體，允許電流自汲極流動至源極，且阻斷電流/電壓自源極流動至汲極。因此，以簡化形式，第一電晶體120及第二電晶體128形成分別耦接於第一源極節點104及第二源極節點106與基板114之間的鏡像二極體。

鏡像二極體電路116主要用於分別在第一源極節點104及第二源極節點106處之正dV/dt事件期間箝位基板114之電壓。更具體而言，當第二源極節點106之電壓大於第一源極節點104之電壓時，第二電晶體（作為二極體操作）將基板114箝位至比第一源極節點104之電壓高1二極體臨限電壓（Vth）之電壓。第二電晶體128亦阻斷第二節點106與基板114之間的電壓。第一電晶體120類似地起作用。當第一源極節點104之電壓大於第二源極節點106之電壓時，第一電晶體120（作為二極體操作）將基板114箝位至比第二源極節點106之電壓高1二極體臨限電壓（Vth）之電壓。

在一些實施例中，第一電晶體120及第二電晶體128可分別包括第一場板136及第二場板138以改良電晶體之操作。更具體而言，如圖1A中所展示，第一電晶體120可包括減小閘極與汲極之間的電場的第一源極場板136。第一源極場板136亦可耦接至基板114。類似地，在一些實施例中，第二電晶體128可包括耦接至基板114之第二源極場板138。

鏡像開關電路118在圖1A中說明為包括四個開關，然而，在一些實施例中，僅可使用兩個開關，而在其他實施例中，可使用多於四個開關，如下文更詳細地展示。鏡像開關電路118主要用於分別在第一源極節點104及第二源極節點106處之負dV/dt事件期間箝位基板114之電壓。第三電晶體140形成於基板114上，且包括第三源極端子142、第三汲極端子144及第三閘極端子146，其中第三源極端子連接至基板114，第三汲極端子連接至第一源極節點104，且第三閘極端子經由一或多個電阻器148連接至基板。類似地，第四電晶體150形成於基板114上，且包括第四源極端子152、第四汲極端子154及第四閘極端子156，其中第四源極端子連接至基板114，第四汲極端子連接至第二源極節點106，且第四閘極端子經由一或多個電阻器148連接至基板。

在第二源極節點106處之負dV/dt事件期間（例如，其中第二源極節點106上之電壓相對於第一源極節點104上之電壓減小），第三閘極端子146處之電壓比第三源極端子142處之電壓轉變更慢。在一些實施例中，此較慢轉變可歸因於耦接於第三閘極端子146與基板114之間的一或多個電阻器148，而在其他實施例中，耦接至第三閘極端子之一或多個電容可輔助減慢第三閘極端子之轉變，如下文更詳細地解釋。當第三閘極端子146與第三源極端子142之間的電壓差分達至第三電晶體140之臨限電壓時，第三電晶體接通，從而將基板114箝位至第一源極節點104處之電壓。

類似地，在第一源極節點104上之負dV/dt事件期間（例如，其中第一源極節點104之電壓相對於第二源極節點106上之電壓減小），第四閘極端子156處之電壓比第四源極端子152處之電壓轉變更慢。在一些實施例中，此較慢轉變可歸因於耦接於第四閘極端子156與基板114之間的一或多個電阻器148，而在其他實施例中，耦接至第四閘極端子之一或多個電容可輔助減慢第四閘極端子之轉變，如下文更詳細地解釋。當第四閘極端子156與第四源極端子152之間的電壓差分達至第四電晶體150之臨限電壓時，第四電晶體接通，從而將基板114箝位至第二源極節點106處之電壓。

如受益於本揭示案之本領域中熟習此項技術者所瞭解，可分別選擇第三電晶體140及第四電晶體150以及一或多個電阻器148之大小以在適當電壓差分下及/或在電壓差分之持續時間激活鏡像開關電路118，以實現用於特定應用之雙向開關102之可靠的及穩健的效能。在一些實施例中，第三電晶體140可包括耦接至基板114之第三源極場板158，且類似地，第四電晶體150可包括耦接至基板之第四源極場板160。

在一些實施例中，鏡像開關電路118可包括分別輔助更快地箝位基板114之電壓的第五電晶體162及第六電晶體164，如下文更詳細地解釋。第五電晶體162可形成於基板114上，且包括第五源極端子166、第五汲極端子168及第五閘極端子170，其中第五源極端子連接至第三閘極端子146，第五汲極端子連接至第一源極節點104，且第五閘極端子經由一或多個第二級電阻器172及一或多個電阻器148連接至基板114。第六電晶體164可形成於基板114上，且包括第六源極端子174、第六汲極端子176及第六閘極端子178，其中第六源極端子連接至第四閘極端子156，第六汲極端子連接至第二源極節點106，且第六閘極端子經由一或多個第二級電阻器172及一或多個電阻器148連接至基板114。

在負dV/dt事件期間，第五電晶體162及第六電晶體164可分別藉由箝位基板114之電壓而輔助第三電晶體140及第四電晶體150，如下文更詳細地解釋。在第二源極節點106處之負dV/dt事件期間（例如，其中第二源極節點106上之電壓相對於第一源極節點104上之電壓減小），第五閘極端子170處之電壓比第五源極端子166處之電壓轉變更慢。在一些實施例中，此較慢轉變可歸因於一或多個第二級電阻器172。當第五閘極端子170與第五源極端子166之間的電壓差分達至第五電晶體162之臨限電壓時，第五電晶體接通，從而將第三閘極端子146之電壓拉動至第一源極節點104處之電壓。在一些實施例中，第五電晶體162之主動區域之大小小於第三電晶體140之主動區域之大小，其使得第五電晶體能夠在第三電晶體之前接通。在一個實施例中，第三電晶體140之主動區域之大小為10 mm，且第五電晶體162之主動區域之大小為1 mm，然而可使用其他合適之主動區域大小。鏡像開關控制電路118之操作可以與上文所描述之方式相反的方式在第一源極節點104處之負dV/dt事件期間起作用。

第五電晶體162及第六電晶體164亦包括固有輸出電容，其耦接至第三閘極端子146且在第一源極節點104處之負dV/dt事件期間輔助接通第三電晶體。更具體而言，第五電晶體162及第六電晶體164之輸出電容可分別相對於源極與汲極之間的施加電壓而為非線性的。更具體而言，汲極與源極之間的電壓差分愈低，電晶體之輸出電容愈高。   因此，對於相對於第二源極節點106在第一源極節點104處之負dV/dt事件，第五電晶體162之輸出電容下拉第三閘極端子146，然而，該電容針對試圖使第三閘極端子保持向上之第六電晶體164之輸出電容起作用。第六電晶體164具有比第五電晶體162更大之輸出電容，因為與第五電晶體相比，第六電晶體兩端之電壓更低，因此第六電晶體之較大電容超過第五電晶體之輸出電容且輔助快速接通第三電晶體140。

在第二源極節點106處之負dV/dt事件期間（例如，其中第二源極節點106之電壓相對於第一源極節點104上之電壓減小），鏡像開關電路118之操作相反且將基板114維持在箝位電壓處。在一些實施例中，第五電晶體162及第六電晶體164分別可由一體地形成於基板114上之一或多個電容器替換，或可在外部形成。在一些實施例中，一體形成之電容器可使用由電介質分離之一或多個金屬層形成，而在其他實施例中，其可使用具有固有電容之電晶體結構形成。

在一些實施例中，雙向開關102、鏡像二極體電路116及鏡像開關電路118形成於單塊半導體基板上。在以高切換速度操作之實施例中，單塊基板上之所有電路系統的緊密接近可輔助管理電路寄生效應。然而，在其他實施例中，此等電路之一或多個組件可形成於單獨晶粒上及/或基板外部，雙向開關形成於該基板上。

在一些實施例中，雙向開關102可在接通組態（Rdson）中具有約70毫歐之汲極至源極電阻，然而，在其他實施例中，其可具有不同的合適接通電阻。在一些實施例中，鏡像二極體電路116及/或鏡像開關電路118可採用經額定以耐受高達650伏特之電晶體，然而，在其他實施例中，可使用具有不同的合適耐受電壓之電晶體。

圖1B說明展示可在第一源極節點104（參見圖1A）與第二源極節點106之間發生之dV/dt事件的實例dV/dt曲線180。正dV/dt事件181發生，接著為負dV/dt事件182，其中瞬態事件以約60 V/ns之速率發生。圖1C說明回應於正dV/dt事件（諸如圖1B中之正dV/dt事件181）之箝位電路100的實例正dV/dt操作曲線183。當第一節點104（參見圖1A）相對於第二節點106之差分電壓184增加時，基板電壓185隨著電壓改變而增加。然而，基板電壓185主要藉由鏡像二極體電路116之操作箝位。另外，第三閘極端子187處之電壓及第五閘極端子186處之電壓隨差分電壓184的升高而增加，使得將基板185箝位至第二節點106之電壓加上第三電晶體140（參見圖1A）之一個臨限電壓。當第二源極節點106相對於第一源極節點104的電壓增加時，發生鏡像開關電路118之相反功能。

圖1D說明回應於負dV/dt事件之箝位電路100的實例負dV/dt操作曲線188。當第一節點104相對於第二節點106之差分電壓184減小時，基板電壓185隨著電壓改變而減小。然而，由於第三閘極端子187處之電壓接通第三電晶體140且將基板185箝位至第一節點104之電壓減去第三電晶體140之一個臨限電壓，因此箝位基板電壓185。亦展示第五閘極端子186處之電壓，其輔助接通第三電晶體140，如上文所解釋。

圖1E說明圖1中所展示之基板114之一個實例的簡化橫截面。如圖1E中所展示，在一些實施例中，基板114可包括第一層190，該第一層190可包括碳化矽、藍寶石、矽、氮化鋁或其他材料。第二層191安置於第一層190上且可包括氮化鎵或其他材料。第三層192安置於第二層191上且可包括其他第III族氮化物之複合堆疊，諸如但不限於氮化鋁、氮化銦及第III族氮化物合金，諸如氮化鋁鎵及氮化銦鎵。在一個實施例中，第三層192為Al0.20 Ga0.80 N。基板114可電耦接至形成電子封裝之一部分的晶粒附接襯墊193。

在一些實施例中，二維電子氣體（2DEG）誘發層形成於基板114內，且可定位於第二層191與第三層192之間的界面附近。在一些實施例中，2DEG層由壓電效應（應力）、帶隙微分及/或偏振電荷之組合誘發。舉例而言，表面處之導電帶可存在減少，其中導電帶下降至低於費米能級以產生填充電子之電位阱。在一些實施例中，2DEG誘發層包含例如約20奈米厚之Al0.25 Ga0.75 N範圍內的AlGaN。在替代實施例中，2DEG誘發層可包含AlN、AlGaInN或另一材料。在一些實施例中，2DEG誘發層包含具有高Al含量之薄邊界層及具有較低Al含量之較厚層。在一些實施例中，2DEG誘發層可具有GaN頂蓋層，而在其他實施例中，2DEG誘發層並不具有GaN頂蓋層。

在一些實施例中，基板114可包含任何合適的材料或材料層與GaN電壓阻斷層之導電部分的組合。舉例而言，在一些實施例中，基板可包含具有導電矽層之碳化矽或氮化鋁，該導電矽層可充當後續GaN層之晶種層。此構造可通常稱為QST基板。

在此特定實施例中，第一層190可為導電的，且此層之電壓可為圖1中稱為基板114之電壓。第二層191及第三層192可為電絕緣的。因此，為了將形成於第三層192之頂部表面上之電路系統（例如，電晶體之源極端子、場板等）歐姆耦接至第一層190，可使用自第三層192至晶粒附接襯墊193之電線接合194，而在其他實施例中，可使用一或多個GaN穿孔195，其分別歐姆耦接至第一層190且可分別與第二層191及第三層192電絕緣。舉例而言，在一個實施例中，圖1中所展示之箝位電路100中的基板節點114可與一或多個GaN穿孔195及/或電線接合194一起形成，使得箝位電路可歐姆耦接至第一層190。在一些實施例中，可在基板114上使用多個電線接合位置及/或GaN穿孔以減小基板114內之電壓差分。在一些實施例中，晶粒附接襯墊193使用焊料、導電黏著劑、熔融接合或其他合適製程電耦接至基板114。

圖2B說明可用於代替圖1A中所展示之鏡像開關電路118的鏡像開關電路200。與圖1A之包括四個電晶體之鏡像開關電路118相比，鏡像開關電路200包括八個電晶體。更具體而言，鏡像開關電路200包括與圖1A中所描述操作相同之第三電晶體140、第四電晶體150、第五電晶體162及第六電晶體164，然而，鏡像開關電路200亦包括第七電晶體205、第八電晶體210、第九電晶體215及第十電晶體220。如上文所解釋，開關可以鏡像對配置，其中每一額外對具有含有減少的主動區域之電晶體，該等主動區域使得電晶體能夠更快地接通以激活第三電晶體140或第四電晶體150，從而以較快速率接通及箝位基板電壓。隨著每一開關級之添加，較早地箝位基板電壓，從而使得基板電壓保持更接近零伏特。每一對鏡像開關亦可包括額外電阻器，如圖2A中所展示，開關對第七電晶體205、第八電晶體210包括電阻器225，且開關對第九電晶體215、第十電晶體220包括電阻器230。

圖2B說明採用圖2A之鏡像開關電路200的箝位電路100之操作的實例負dV/dt操作曲線235。當第一節點104相對於第二節點106之差分電壓184減小時，基板電壓185隨著電壓改變而減小。然而，由於第三閘極端子187（參見圖1A）處之電壓接通第三電晶體140且將基板185箝位至第一節點104之電壓減去第三電晶體140之一個臨限電壓，因此箝位基板電壓185。亦展示第五閘極端子186處之電壓，其輔助接通第三電晶體140，如上文所解釋。此外，展示第七電晶體240之閘極電壓及第九電晶體245之閘極電壓。此等額外開關對比圖1A中所展示之箝位電路100更快地箝位基板電壓185，因此與圖1D中約-55伏特之基板電壓相比，圖2B中之基板電壓僅為約-18伏特。添加更多鏡像電晶體級將進一步減小負dV/dt事件期間基板電壓偏離零伏特之偏差。

本揭示案不限於上文所描述之電路，且包括控制其上形成一或多個半導體裝置的半導體基板之電壓的任何電路。以下圖式描述可用於控制半導體基板之電壓的各種電路。

圖2C說明根據第一實施例之具有第一電路CKT 260及箝位電路CLMP系統270之電氣系統255的示意性說明。如所說明，電氣系統255包括第一電路260、箝位電路系統270、第一節點S1 280、第二節點S2 290及基板SUBST 250。

第一電路260可為任何電路。舉例而言，第一電路260可為參考圖10及圖11所說明之電路1000及1100中之任一者的例示。

第一電路260可具有輸入端子及輸出端子，且可經組態以基於在其輸入端子處接收之信號且基於例如電源或接地電壓而在其輸出端子處產生信號。在一些實施例中，第一節點280為第一電路260之輸入端子及/或輸出端子。類似地，在一些實施例中，第二節點290為第一電路260之輸入端子及/或輸出端子。在替代實施例中，第一節點280及第二節點290中之一者或兩者並非第一電路260之輸入端子或輸出端子。舉例而言，第一節點280及第二節點290中之任一者或兩者可為第一電路260之電源或接地連接。

第一電路260亦連接至基板250。在一些實施例中，基板250可為包含氮化鎵（GaN）、矽或其他半導體材料之半導體基板。在一個實施例中，第一電路260可單片地形成於包含GaN之基板250上。如本領域中熟習此項技術者所理解，基板250之電壓可影響第一電路260之操作效能。舉例而言，第一電路260之電晶體臨限電壓、導電阻抗、洩漏及其他電氣參數可部分地取決於基板250之電壓。

在一些實施例中，形成於基板250上之電路的電路活動可引起基板250之電壓轉變。舉例而言，形成於基板250上之電路可將電荷注入至基板250或自基板250移除電荷，或可將電荷電容耦合至基板250或自基板250電容耦合電荷。另外，形成於基板250上之電路可使用本領域中熟習此項技術者已知的其他機制引起基板250之電壓轉變。

舉例而言，由於第一節點280處之電壓相對於第二節點290處之電壓增大或減小，因此基板250之電壓轉變可能發生，其中第一節點280及第二節點290處之電壓中之任一者或兩者相對於接地電壓或相對於基板250之電壓增大或減小。類似地，由於第一節點280處之電壓相對於基板250之電壓增大或減小，且由於第二節點290處之電壓相對於基板250之電壓增大或減小，因此基板250之電壓轉變可能發生。

此外，基板250之電壓所發生的轉變可為暫時的。因此，第一電路260之元件的電氣參數可回應於電壓轉變而對應地改變，且可因此隨時間推移而不一致。箝位電路系統270經組態以減小或消除基板250之電壓偏移。在一些實施例中，箝位電路系統270包括各自經組態以減小或消除基板250之電壓偏移的多個箝位電路。

在一些實施例中，箝位電路系統270之一或多個第一箝位電路（圖1中未展示）經組態以減小或消除分別相對於第一節點280及第二節點290中之任一者或兩者的正電壓偏移。舉例而言，一或多個第一箝位電路可具有與參考圖2D所說明之箝位電路200類似或相同的特徵。

在一些實施例中，箝位電路系統270之一或多個第二箝位電路經組態以減小或消除相對於第一節點280及第二節點290中之任一者或兩者的負電壓偏移。舉例而言，一或多個第二箝位電路可具有與參考圖3至圖8所說明之箝位電路300至800中之任一者類似或相同的特徵。由於基板250之電壓偏移減小或消除，因此可改良第一電路260之操作效能。

圖2D展示可用於圖2C之箝位電路系統270中的箝位電路200之一個實施例的示意性說明。箝位電路200經組態以減小或消除基板250（參見圖2C）之電壓相對於第一節點280及第二節點290中之任一者或兩者的正偏移，如下文更詳細地解釋。

如圖2D中所展示，箝位電路200包括第一二極體D1 217、第二二極體D2 227、第一節點S1 280、第二節點S2 290及基板SUBST 250。箝位電路200可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路200可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第一二極體217及第二二極體227可分別各自為任何類型之合適二極體。舉例而言，第一二極體217及第二二極體227中之任一者可分別為二極體連接之場效電晶體、肖特基二極體、齊納二極體或任何類型之p-n接面二極體中之任一者。在一些實施例中，第一二極體217及第二二極體227分別彼此類似或相同。在替代實施例中，第一二極體217及第二二極體227分別為不同類型之二極體。在其他實施例中，第一二極體217及第二二極體227分別單片地形成於包括一或多個功率電晶體之半導體基板上。

第一二極體217在圖2中說明為具有連接至基板250之陽極端子及連接至第一節點280之陰極端子的二極體連接之FET。第二二極體227在圖2中說明為具有連接至基板250之陽極端子及連接至第二節點290之陰極端子的二極體連接之FET。回應於基板250之電壓相對於第一節點280之正電壓偏移，第一二極體217可變得導電，以便將基板250之電壓箝位至大於第一節點280處之電壓的第一二極體217之一個二極體電壓降。類似地，回應於基板250之電壓相對於第二節點290之正電壓偏移，第二二極體227可變得導電，以便將基板250之電壓箝位至大於第二節點280處之電壓的第二二極體217之一個二極體電壓降。

圖3說明根據第二實施例之箝位電路300的示意性說明。箝位電路300經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。如所說明，箝位電路300包括第一電晶體T1 310、第一電容器C1 320、第一電阻器R1及基板SUBST 250。箝位電路300可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路300可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第一電晶體310可為任何類型之電晶體。舉例而言，第一電晶體310可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第一電晶體310。在圖3之實施例中，第一電晶體310包括與第一節點280電連接之汲極端子，以及與基板250及第一電阻器330電連接之源極端子。此外，在圖3之實施例中，第一電晶體310包括與第一電容器320及第一電阻器330電連接之閘極端子。

第一電容器320可為任何類型之電容器。舉例而言，第一電容器320可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電容器。在替代實施例中，第一電容器320未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第一電晶體310及第一電阻器330。在圖3之實施例中，第一電容器320包括與第一電晶體310之閘極端子及第一電阻器330電連接之第一端子。此外，在圖3之實施例中，第一電容器320包括與第二節點290電連接之第二端子。

第一電阻器330可為任何類型之電阻器。舉例而言，第一電阻器330可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第一電阻器330未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第一電晶體310及第一電容器320。在圖3之實施例中，第一電阻器330包括與電晶體310之閘極端子及電容器320之第一端子電連接的第一端子。此外，第一電阻器330包括與基板250及第一電晶體310之源極端子電連接之第二端子。

回應於基板250之電壓相對於第一節點280之負電壓轉變，第一電晶體310之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第一節點280之負電壓轉變延遲。舉例而言，由於第一節點280處之電壓相對於基板250之電壓增加，因此基板250之電壓相對於第一節點280之負電壓轉變可能發生。此外，例如，由於第一節點280處之電壓相對於第二節點290之電壓增加，因此基板250之電壓相對於第一節點280之負電壓轉變可能發生。

由於第一電晶體310之閘極端子處的電壓係基於基板250之電壓相對於第一節點280之負電壓轉變、第一電阻器330之電阻以及由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容包括第一電容器320之電容，因此第一電晶體310之閘極端子處的延緩的負電壓轉變發生。在一些實施例中，由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容由第一電容器320之電容支配。

由於第一電晶體310之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第一電晶體310之閘極至源極電壓Vgs。因此，基板250之電壓相對於第一節點280之負轉變可使得第一電晶體310之Vgs增加，使得第一電晶體310變為導電的。回應於第一電晶體310變得導電，第一電晶體310將電荷自第一節點280傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值減小。

在一些實施例中，第一電晶體310、第一電容器320及第一電阻器330經大小設定以使得第一電晶體310之閘極端子處的負電壓轉變之量值由箝位電路300箝位至第一電晶體310之不超過約一個臨限電壓。在基板250之電壓停止改變的情形下，由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之電壓根據第一電阻器330之電阻以及由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。

圖4說明根據第三實施例之箝位電路400的示意性說明。箝位電路400經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。如所說明，除了上文參考圖3之箝位電路300所描述之組件以外，箝位電路400包括第二電晶體T2 410、第二電容器C2 420及第二電阻器R2。箝位電路400可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路400可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第二電晶體410可為任何類型之電晶體。舉例而言，第二電晶體410可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第二電晶體410。在圖4之實施例中，第二電晶體410包括與第一節點280電連接之汲極端子，以及與第二電阻器430及由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點電連接之源極端子。此外，在圖4之實施例中，第二電晶體410包括與第二電容器420及第二電阻器430電連接之閘極端子。

第二電容器420可為任何類型之電容器。舉例而言，第二電容器420可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電容器。在替代實施例中，第二電容器420未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第二電晶體410及第二電阻器430。在圖4之實施例中，第二電容器420包括與第二電晶體410之閘極端子及第二電阻器430電連接之第一端子。此外，在圖4之實施例中，第二電容器420包括與第二節點290電連接之第二端子。

第二電阻器430可為任何類型之電阻器。舉例而言，第二電阻器430可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第二電阻器430未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第二電晶體410及第二電容器420。

在圖4之實施例中，第二電阻器430包括與電晶體410之閘極端子及電容器420之第一端子電連接的第一端子。此外，第二電阻器430包括與第二電晶體410之源極端子以及由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點電連接之第二端子。

回應於基板250之電壓相對於第一節點280之負電壓轉變，第一電晶體310之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第一節點280之負電壓轉變延遲。由於第一電晶體310之閘極端子處的電壓係基於基板250之電壓相對於第一節點280之負電壓轉變、第一電阻器330之電阻以及由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容包括第一電容器320之電容，因此發生此情形。在一些實施例中，由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容由第一電容器320之電容支配。

由於第一電晶體310之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第一電晶體310之閘極至源極電壓Vgs。因此，基板250之電壓相對於第一節點280之負轉變可使得第一電晶體310之Vgs增加，使得第一電晶體310變為導電的。回應於第一電晶體310變得導電，第一電晶體310將電荷自第一節點280傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值減小。

回應於由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之負電壓轉變，第二電晶體410之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之電壓的負電壓轉變延遲。由於第二電晶體410之閘極端子處的電壓係基於由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之負電壓轉變、第二電阻器430之電阻以及由第二電晶體410之閘極端子及第二電容器420之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第二電晶體410之閘極端子及第二電容器420之第一端子共用的節點之電容包括第二電容器420之電容，因此發生此情形。在一些實施例中，由第二電晶體410之閘極端子及第二電容器420之第一端子共用的節點之電容由第二電容器420之電容支配。

由於第二電晶體410之閘極端子處的負電壓轉變相對於由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之電壓的負電壓轉變延遲，因此增加第二電晶體410之閘極至源極電壓Vgs。因此，基板250之電壓相對於第一節點280之負轉變可使得第二電晶體410之Vgs增加，使得第二電晶體410變為導電的。回應於第二電晶體410變得導電，第二電晶體410將電荷自第一節點280傳導至由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點。由於電荷傳導至由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點，第一電晶體310之閘極至源極電壓Vgs增加。此外，由於第一電晶體310之Vgs增加，第一電晶體310變得更導電，且將額外電荷自第一節點280傳導至基板250。由於額外電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值進一步減小。

在一些實施例中，第一電晶體310、第一電容器320、第一電阻器330、第二電晶體410、第二電容器420及第二電阻器430經設定大小以使得第二電晶體410之閘極端子處的負電壓轉變之量值由箝位電路400箝位至第二電晶體410之不超過約一個臨限電壓。在基板250之電壓停止改變的情形下，由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點處之電壓以及由第二電晶體410之閘極端子及第二電容器420之第一端子共用的節點處之電壓根據第一電阻器330之電阻、由第一電晶體310之閘極端子及第一電容器320之第一端子共用的節點之電容、第二電阻器430之電阻以及由第二電晶體410之閘極端子及第二電容器420之第一端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。

在替代實施例中，包括一或多個額外組件集合，其中每一組件集合包含以與圖3中所說明之第一電晶體310、第一電容器320及第一電阻器330之連接組態類似或相同的組態彼此電連接之電晶體、電容器及電阻器，且其中每一額外組件集合之電晶體的源極連接至每一先前組件集合之電晶體的閘極。在此等替代實施例中，一或多個額外組件集合中之每一者相對於其所連接之先前組件集合操作，與包括第二電晶體410、第二電容器420及第二電阻器430之組件集合相對於其包含第一電晶體310、第一電容器320及第一電阻器330之先前組件集合操作類似或相同，如上文參考圖4所描述。在一些實施例中，存在兩個額外組件集合。

圖5說明根據第四實施例之箝位電路500的示意性說明。箝位電路300經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。如所說明，箝位電路500包括第三電晶體T3 510、第三電容器C3 520、第三電阻器R3及基板SUBST 250。箝位電路500可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路500可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第三電晶體510可為任何類型之電晶體。舉例而言，第三電晶體510可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第三電晶體510。在圖5之實施例中，第三電晶體510包括與第二節點290電連接之汲極端子，以及與基板250及第三電阻器530電連接之源極端子。此外，在圖5之實施例中，第三電晶體510包括與第三電容器520及第三電阻器530電連接之閘極端子。第三電容器520可為任何類型之電容器。舉例而言，第三電容器520可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電容器。在替代實施例中，第三電容器520未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第三電晶體510及第三電阻器530。

在圖5之實施例中，第三電容器520包括與第三電晶體510之閘極端子及第三電阻器530電連接之第一端子。此外，在圖5之實施例中，第三電容器520包括與第一節點280電連接之第二端子。第三電阻器530可為任何類型之電阻器。舉例而言，第三電阻器530可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第三電阻器530未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第三電晶體510及第三電容器520。

在圖5之實施例中，第三電阻器530包括與電晶體510之閘極端子及電容器520之第一端子電連接之第一端子。此外，第三電阻器530包括與基板250及第三電晶體510之源極端子電連接之第二端子。回應於基板250之電壓相對於第二節點290之負電壓轉變，第三電晶體510之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第二節點290之負電壓轉變延遲。

舉例而言，由於第二節點290處之電壓相對於基板250之電壓增加，因此基板250之電壓相對於第二節點290之負電壓轉變可能發生。此外，例如，由於第二節點290處之電壓相對於第一節點280之電壓增加，因此基板250之電壓相對於第二節點290之負電壓轉變可能發生。

由於第三電晶體510之閘極端子處的電壓係基於基板250之電壓相對於第二節點290之負電壓轉變、第三電阻器530之電阻以及由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容包括第三電容器520之電容，因此第三電晶體510之閘極端子處的延遲的負電壓轉變發生。在一些實施例中，由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容由第三電容器520之電容支配。

由於第三電晶體510之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第三電晶體510之閘極至源極電壓Vgs。因此，基板250之電壓相對於第二節點290之負轉變可使得第三電晶體510之Vgs增加，使得第三電晶體510變為導電的。回應於第三電晶體510變得導電，第三電晶體510將電荷自第二節點290傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值減小。

在一些實施例中，第三電晶體510、第三電容器520及第三電阻器530經大小設定以使得第三電晶體510之閘極端子處的負電壓轉變之量值由箝位電路500箝位至第三電晶體510之不超過約一個臨限電壓。在基板250之電壓停止改變的情形下，由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之電壓根據第三電阻器530之電阻以及由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。圖6說明根據第五實施例之箝位電路600的示意性說明。箝位電路600經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。

如所說明，除了上文參考圖5之箝位電路500所描述之組件以外，箝位電路600包括第四電晶體T4 610、第四電容器C4 620及第四電阻器R4。箝位電路600可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路600可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第四電晶體610可為任何類型之電晶體。舉例而言，第四電晶體610可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第四電晶體610。在圖6之實施例中，第四電晶體610包括與第二節點290電連接之汲極端子，以及與第四電阻器630及由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點電連接之源極端子。此外，在圖6之實施例中，第四電晶體610包括與第四電容器620及第四電阻器630電連接之閘極端子。

第四電容器620可為任何類型之電容器。舉例而言，第四電容器620可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電容器。在替代實施例中，第四電容器620未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第四電晶體610及第四電阻器630。

在圖6之實施例中，第四電容器620包括與第四電晶體610之閘極端子及第四電阻器630電連接之第一端子。此外，在圖6之實施例中，第四電容器620包括與第一節點280電連接之第二端子。第四電阻器630可為任何類型之電阻器。舉例而言，第四電阻器630可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第四電阻器630未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第四電晶體610及第四電容器620。

在圖6之實施例中，第四電阻器630包括與電晶體610之閘極端子及電容器620之第一端子電連接的第一端子。此外，第四電阻器630包括與第四電晶體610之源極端子以及由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點電連接之第二端子。

回應於基板250之電壓相對於第二節點290之負電壓轉變，第三電晶體510之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第二節點290之負電壓轉變延遲。由於第三電晶體510之閘極端子處的電壓係基於基板250之電壓相對於第二節點290之負電壓轉變、第三電阻器530之電阻以及由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容包括第三電容器520之電容，因此發生此情形。在一些實施例中，由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容由第三電容器520之電容支配。

由於第三電晶體510之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第三電晶體510之閘極至源極電壓Vgs。因此，基板250之電壓相對於第二節點290之負轉變可使得第三電晶體510之Vgs增加，使得第三電晶體510變為導電的。回應於第三電晶體510變得導電，第三電晶體510將電荷自第二節點290傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值減小。

回應於由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之負電壓轉變，第四電晶體610之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之電壓的負電壓轉變延遲。由於第四電晶體610之閘極端子處的電壓係基於由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之負電壓轉變、第四電阻器630之電阻以及由第四電晶體610之閘極端子及第四電容器620之第一端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，其中由第四電晶體610之閘極端子及第四電容器620之第一端子共用的節點之電容包括第四電容器620之電容，因此發生此情形。在一些實施例中，由第四電晶體610之閘極端子及第四電容器620之第一端子共用的節點之電容由第四電容器620之電容支配。

由於第四電晶體610之閘極端子處的負電壓轉變相對於由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之電壓的負電壓轉變延遲，因此增加第四電晶體610之閘極至源極電壓Vgs。因此，基板250之電壓相對於第二節點290之負轉變可使得第四電晶體610之Vgs增加，使得第四電晶體610變為導電的。回應於第四電晶體610變得導電，第四電晶體610將電荷自第二節點290傳導至由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點。由於電荷傳導至由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點，第三電晶體510之閘極至源極電壓Vgs增加。此外，由於第三電晶體510之Vgs增加，第三電晶體510變得更導電，且將額外電荷自第二節點290傳導至基板250。由於額外電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值進一步減小。

在一些實施例中，第三電晶體510、第三電容器520、第三電阻器530、第四電晶體610、第四電容器620及第二電阻器630經設定大小以使得第四電晶體610之閘極端子處的負電壓轉變之量值由箝位電路600箝位至第四電晶體610之不超過約一個臨限電壓。在基板250之電壓停止改變的情形下，由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點處之電壓以及由第四電晶體610之閘極端子及第四電容器620之第一端子共用的節點處之電壓根據第三電阻器530之電阻、由第三電晶體510之閘極端子及第三電容器520之第一端子共用的節點之電容、第四電阻器630之電阻以及由第四電晶體610之閘極端子及第四電容器620之第一端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。

在替代實施例中，包括一或多個額外組件集合，其中每一組件集合包含以與圖5中所說明之第三電晶體510、第三電容器520及第三電阻器530之連接組態類似或相同的組態彼此電連接之電晶體、電容器及電阻器，且其中每一額外組件集合之電晶體的源極連接至每一先前組件集合之電晶體的閘極。在此等替代實施例中，一或多個額外組件集合中之每一者相對於其所連接之先前組件集合操作，與包括第四電晶體610、第四電容器620及第四電阻器630之組件集合相對於其包含第三電晶體510、第三電容器520及第三電阻器530之先前組件集合操作類似或相同，如上文參考圖6所描述。在一些實施例中，存在兩個額外組件集合。

圖7說明根據第六實施例之箝位電路700的示意性說明。箝位電路700經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。如所說明，箝位電路700包括第五電晶體T5 710、第六電晶體T6 720、第五電阻器R1及基板SUBST 250。箝位電路700可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路700可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。第五電晶體710及第六電晶體720中之每一者可為任何類型之電晶體。舉例而言，第五電晶體710及第六電晶體720中之任一者或兩者可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第五電晶體710及第六電晶體720兩者中之任一者。

在圖7之實施例中，第五電晶體710包括與第一節點280電連接之汲極端子，以及與基板250、第五電阻器730及第六電晶體720電連接之源極端子。此外，在圖7之實施例中，第五電晶體710包括與第五電阻器730及第六電晶體720電連接之閘極端子。在圖7之實施例中，第六電晶體720包括與第二節點290電連接之汲極端子，以及與基板250、第五電阻器730及第五電晶體710電連接之源極端子。此外，在圖7之實施例中，第六電晶體720包括與第五電阻器730及第五電晶體710電連接之閘極端子。

第五電阻器730可為任何類型之電阻器。舉例而言，第五電阻器730可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第五電阻器730未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至第五電晶體710及第六電晶體720。在圖7之實施例中，第五電阻器730包括與第五電晶體710及第六電晶體720之閘極端子電連接的第一端子，以及與基板250及第五電晶體710及第六電晶體720之源極端子電連接的第二端子。

回應於基板250之電壓相對於第一節點280之負電壓轉變，第五電晶體710之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第一節點280之負電壓轉變延遲。舉例而言，由於第一節點280處之電壓相對於基板250之電壓增加，因此基板250之電壓相對於第一節點280之負電壓轉變可能發生。此外，例如，由於第一節點280處之電壓相對於第二節點290之電壓增加，因此基板250之電壓相對於第一節點280之負電壓轉變可能發生。

由於第五電晶體710之閘極端子處的電壓係基於基板250之電壓相對於第一節點280之負電壓轉變、第五電阻器730之電阻以及由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第五電晶體710之閘極端子處的延遲的負電壓轉變發生。

在一些實施例中，由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容亦包括額外電容器（未展示）之電容，該額外電容器具有連接至由第五電晶體710及第六電晶體720之閘極端子共用的節點的第一端子，以及連接至第一節點280及第二節點290中之任一者的第二端子。在一些實施例中，由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容亦包括第一額外電容器及第二額外電容器（未展示）之電容，該等額外電容器各自具有連接至由第五電晶體710及第六電晶體720之閘極端子共用的節點的第一端子，以及連接至第一節點280及第二節點290中之不同者的第二端子。

由於第五電晶體710之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第五電晶體710之閘極至源極電壓Vgs。因此，基板250之電壓相對於第一節點280之負轉變可使得第五電晶體710之Vgs增加，使得第五電晶體710變為導電的。回應於第五電晶體710變得導電，第五電晶體710將電荷自第一節點280傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值減小。

回應於基板250之電壓相對於第二節點290之負電壓轉變，第六電晶體720之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第二節點290之負電壓轉變延遲。舉例而言，由於第二節點290處之電壓相對於基板250之電壓增加，因此基板250之電壓相對於第二節點290之負電壓轉變可能發生。此外，例如，由於第二節點290處之電壓相對於第一節點280之電壓增加，因此基板250之電壓相對於第二節點290之負電壓轉變可能發生。

由於第六電晶體720之閘極端子處的電壓係基於基板250之電壓相對於第二節點290之負電壓轉變、第五電阻器730之電阻以及由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第六電晶體720之閘極端子處的延遲的負電壓轉變發生。由於第六電晶體720之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第六電晶體720之閘極至源極電壓Vgs。因此，基板250之電壓相對於第二節點290之負轉變可使得第六電晶體720之Vgs增加，使得第六電晶體720變為導電的。回應於第六電晶體720變得導電，第六電晶體720將電荷自第二節點290傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值減小。

在一些實施例中，第五電晶體710及第六電晶體720以及第五電阻器730經大小設定以使得基板250相對於第一節點280及第二節點290中之任一者的負電壓轉變之量值由箝位電路700箝位至對於相對於第一節點280之負電壓轉變為第五電晶體710之不超過約一個臨限電壓，且箝位至對於相對於第二節點290之負電壓轉變為第六電晶體720之不超過約一個臨限電壓。

此外，基板250相對於第一節點280及第二節點290中之任一者的負電壓轉變之量值由箝位電路700自第一節點280及第二節點290處之電壓中的較小者箝位至不超過約一個臨限電壓。因此，若第一節點280之電壓小於第二節點290之電壓，則箝位電路700經組態以將基板250之電壓箝位至小於第一節點280之電壓的不超過約一個臨限電壓。類似地，若第二節點290之電壓小於第一節點280之電壓，則箝位電路700經組態以將基板250之電壓箝位至小於第二節點290之電壓的不超過約一個臨限電壓。

在基板250之電壓停止改變的情形下，由第五電晶體710及第六電晶體720之閘極端子共用的節點處之電壓根據第五電阻器730之電阻以及由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。

圖8說明根據第七實施例之箝位電路800的示意性說明。箝位電路800經組態以減小或消除基板250之電壓相對於第一節點280及第二節點290中之任一者或兩者的負偏移。如所說明，除上文參考圖7之箝位電路700所描述之組件以外，箝位電路800包括第七電晶體T7 810、第八電晶體T8 820及第六電阻器R6 830。箝位電路800可用作圖2C之箝位電路系統270之一些實施例或用作其至少部分。箝位電路800可用作其他電路或用作其至少部分，且箝位電路系統270可另外或替代地使用其他箝位電路。

第七電晶體810及第八電晶體820中之每一者可為任何類型之電晶體。舉例而言，第七電晶體810及第八電晶體820中之任一者或兩者可為形成於基板250上之FET，其中基板250包含例如GaN。本領域中熟習此項技術者已知的替代類型之電晶體或開關可用作第七電晶體810及第八電晶體820兩者中之任一者。在圖8之實施例中，第七電晶體810包括與第一節點280電連接之汲極端子，以及與第五電晶體710及第六電晶體720之閘極端子、第五電阻器730及第六電阻器830以及第八電晶體820電連接之源極端子。此外，在圖8之實施例中，第七電晶體810包括與第六電阻器830及第八電晶體820電連接之閘極端子。

在圖8之實施例中，第八電晶體820包括與第二節點290電連接之汲極端子，以及與第五電晶體710及第六電晶體720之閘極端子、第五電阻器730及第六電阻器830以及第七電晶體810電連接之源極端子。此外，在圖8之實施例中，第八電晶體820包括與第六電阻器830及第七電晶體810電連接之閘極端子。

第六電阻器830可為任何類型之電阻器。舉例而言，第六電阻器830可為使用本領域中熟習此項技術者已知的技術及材料形成於基板250上之整合式電阻器。在替代實施例中，第六電阻器830未形成於基板250上，且使用本領域中熟習此項技術者已知的技術電連接至其他電路元件。在圖8之實施例中，第六電阻器830包括與第七電晶體810及第八電晶體820之閘極端子電連接的第一端子，以及與第五電晶體710及第六電晶體720之閘極端子、第五電阻器730以及第七電晶體810及第八電晶體820之源極端子電連接的第二端子。

回應於基板250之電壓相對於第一節點280之負電壓轉變，第五電晶體710之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第一節點280之負電壓轉變延遲。由於第五電晶體710之閘極端子處的電壓係基於基板250之電壓相對於第一節點280之負電壓轉變、第五電阻器730之電阻以及由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第五電晶體710之閘極端子處的延遲的負電壓轉變發生。

在一些實施例中，由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容亦包括額外電容器（未展示）之電容，該額外電容器具有連接至由第五電晶體710及第六電晶體720之閘極端子共用的節點的第一端子，以及連接至第一節點280及第二節點290中之任一者的第二端子。在一些實施例中，由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容亦包括第一額外電容器及第二額外電容器（未展示）之電容，該等額外電容器各自具有連接至由第五電晶體710及第六電晶體720之閘極端子共用的節點的第一端子，以及連接至第一節點280及第二節點290中之不同者的第二端子。

由於第五電晶體710之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第五電晶體710之閘極至源極電壓Vgs。因此，基板250之電壓相對於第一節點280之負轉變可使得第五電晶體710之Vgs增加，使得第五電晶體710變為導電的。回應於第五電晶體710變得導電，第五電晶體710將電荷自第一節點280傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值減小。

回應於第五電晶體710之閘極端子處及由此第七電晶體810之源極端子處的延遲的負電壓轉變，第七電晶體810之閘極端子處的電壓經歷另外延遲的負電壓轉變，其中另外延遲的負電壓轉變相對於第七電晶體810之源極端子處的負電壓轉變延遲。

由於第七電晶體810之閘極端子處的電壓係基於第七電晶體810之源極端子處的電壓之負電壓轉變、第六電阻器830之電阻以及由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第七電晶體810之閘極端子處的另外延遲的負電壓轉變發生。

在一些實施例中，由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點之電容亦包括額外電容器（未展示）之電容，該額外電容器具有連接至由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點的第一端子，以及連接至第一節點280及第二節點290中之任一者的第二端子。在一些實施例中，由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點之電容亦包括第一額外電容器及第二額外電容器（未展示）之電容，該等額外電容器各自具有連接至由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點的第一端子，以及連接至第一節點280及第二節點290中之不同者的第二端子。

由於第七電晶體810之閘極端子處的負電壓轉變相對於第七電晶體810之源極端子處的電壓的負電壓轉變延遲，因此增加第七電晶體810之閘極至源極電壓Vgs。因此，負電壓轉變及其相對時序可使得第七電晶體810之Vgs增加，使得第七電晶體810變為導電的。回應於第七電晶體810變得導電，第七電晶體810將電荷自第一節點280傳導至由第七電晶體810及第八電晶體820之源極端子共用的節點。由於電荷自第七電晶體810傳導，第五電晶體710之Vgs增加，從而使得第五電晶體710將甚至更大電荷傳導至基板250。由於額外電荷傳導至基板250，基板250之電壓相對於第一節點280之負電壓轉變的量值進一步減小。

回應於基板250之電壓相對於第二節點290之負電壓轉變，第六電晶體720之閘極端子處的電壓經歷延遲的負電壓轉變，其中延遲的負電壓轉變相對於基板250之電壓相對於第二節點290之負電壓轉變延遲。由於第六電晶體720之閘極端子處的電壓係基於基板250之電壓相對於第二節點290之負電壓轉變、第五電阻器730之電阻以及由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第六電晶體720之閘極端子處的延遲的負電壓轉變發生。

由於第六電晶體720之閘極端子處的負電壓轉變相對於基板250之電壓的負電壓轉變延遲，因此增加第六電晶體720之閘極至源極電壓Vgs。因此，基板250之電壓相對於第二節點290之負轉變可使得第六電晶體720之Vgs增加，使得第六電晶體720變為導電的。回應於第六電晶體720變得導電，第六電晶體720將電荷自第二節點290傳導至基板250。由於電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值減小。

回應於第六電晶體720之閘極端子處及由此第八電晶體820之源極端子處的延遲的負電壓轉變，第八電晶體820之閘極端子處的電壓經歷另外延遲的負電壓轉變，其中另外延遲的負電壓轉變相對於第八電晶體820之源極端子處的負電壓轉變延遲。由於第八電晶體820之閘極端子處的電壓係基於第八電晶體820之源極端子處的電壓之負電壓轉變、第六電阻器830之電阻以及由第七電晶體810及第八電晶體820之閘極端子及第六電阻器830共用的節點之電容而判定，如由本領域中熟習此項技術者所理解，因此第八電晶體820之閘極端子處的另外延遲的負電壓轉變發生。

由於第八電晶體820之閘極端子處的負電壓轉變相對於第八電晶體820之源極端子處的電壓的負電壓轉變延遲，因此增加第八電晶體820之閘極至源極電壓Vgs。因此，負電壓轉變及其相對時序可使得第八電晶體820之Vgs增加，使得第八電晶體820變為導電的。回應於第八電晶體820變得導電，第八電晶體820將電荷自第二節點290傳導至由第七電晶體810及第八電晶體820之源極端子共用的節點。由於電荷自第八電晶體820傳導，第六電晶體720之Vgs增加，從而使得第六電晶體720將甚至更大電荷傳導至基板250。由於額外電荷傳導至基板250，基板250之電壓相對於第二節點290之負電壓轉變的量值進一步減小。

在一些實施例中，第五電晶體710、第六電晶體720、第七電晶體810以第八電晶體829以及第五電阻器730及第六電阻器830經大小設定以使得基板250相對於第一節點280及第二節點290中之任一者的負電壓轉變之量值由箝位電路800箝位至對於相對於第一節點280之負電壓轉變為第五電晶體710之不超過約一個臨限電壓，且箝位至對於相對於第二節點290之負電壓轉變為第六電晶體720之不超過約一個臨限電壓。

此外，基板250相對於第一節點280及第二節點290中之任一者的負電壓轉變之量值由箝位電路800自第一節點280及第二節點290處之電壓中的較小者箝位至不超過約一個臨限電壓。因此，若第一節點280之電壓小於第二節點290之電壓，則箝位電路700經組態以將基板250之電壓箝位至小於第一節點280之電壓的不超過約一個臨限電壓。類似地，若第二節點290之電壓小於第一節點280之電壓，則箝位電路700經組態以將基板250之電壓箝位至小於第二節點290之電壓的不超過約一個臨限電壓。

在基板250之電壓停止改變的情形下，由第五電晶體710及第六電晶體720之閘極端子共用的節點處之電壓以及由第七電晶體810及第八電晶體829之閘極端子共用的節點處之電壓根據第五電阻器730之電阻、由第五電晶體710及第六電晶體720之閘極端子共用的節點之電容、第六電阻器830之電阻以及由第五電晶體810及第六電晶體820之閘極端子共用的節點之電容而變為等於基板250之電壓，如由本領域中熟習此項技術者所理解。

在替代實施例中，包括一或多個額外組件集合，其中每一組件集合包含以與圖7中所說明之第五電晶體510、第六電晶體720及第五電阻器730之連接組態類似或相同的組態彼此電連接之兩個電晶體及電阻器，且其中由每一額外組件集合之兩個電晶體的源極共用的節點連接至由每一先前組件集合之兩個電晶體的閘極共用的節點。在此等替代實施例中，一或多個額外組件集合中之每一者相對於其所連接之先前組件集合操作，與包括第七電晶體810、第八電晶體820及第六電阻器830之組件集合相對於其包含第五電晶體510、第六電晶體720及第五電阻器730之先前組件集合操作類似或相同，如上文參考圖8所描述。在一些實施例中，存在兩個額外組件集合。

圖9說明根據實施例之電氣系統900的示意性說明。如所說明，電氣系統900包括第一電路CKT1 260、箝位電路系統CLMP1 270、第一節點S1 280、第二節點S2 290、基板SUBST1 250、第二電路CKT2 910、第二箝位電路系統CLMP2 920、第三節點S3 930、第四節點S4 940及第二基板SUBST2 950。第一電路260可為任何電路，且具有上文參考圖2C所描述之特徵。另外，第一箝位電路系統270可為任何箝位電路系統，且具有上文參考圖2C所描述之特徵。

第二電路910可為任何電路。舉例而言，第二電路910可具有輸入端子及輸出端子，且可經組態以基於在其輸入端子處接收之信號且基於電源或接地電壓而在其輸出端子處產生信號。在一些實施例中，第三節點930為第二電路910之輸入端子及/或輸出端子。類似地，在一些實施例中，第四節點940為第二電路910之輸入端子及/或輸出端子。在替代實施例中，第三節點930及第四節點940中之一者或兩者並非第二電路910之輸入端子或輸出端子。舉例而言，第三節點930及第四節點940中之任一者或兩者可為用於第二電路910之電源或接地連接。

第二電路910亦連接至第二基板950。舉例而言，第二電路910可單片地形成於例如包含氮化鎵（GaN）之半導體基板上。如由本領域中熟習此項技術者所理解，第二基板950之基板電壓影響第二電路910之操作效能。舉例而言，電晶體臨限電壓、導電阻抗、洩漏及其他電氣參數可部分地取決於基板950之電壓。形成於第二基板950上之電路之電路活動可引起第二基板950之電壓轉變。舉例而言，形成於第二基板950上之電路可將電荷注入至第二基板950或自第二基板950移除電荷，或可將電荷電容耦合至第二基板950或自第二基板950電容耦合電荷。另外，形成於第二基板950上之電路可使用本領域中熟習此項技術者已知的其他機制引起第二基板950之電壓轉變。

舉例而言，由於第三節點930處之電壓相對於第四節點940處之電壓增大或減小，因此第二基板950之電壓轉變可能發生，其中第一節點930及第二節點940處之電壓中之任一者或兩者相對於接地電壓或相對於第二基板950之電壓增大或減小。類似地，由於第三節點930處之電壓相對於第二基板950之電壓增大或減小，且由於第四節點940處之電壓相對於第二基板950之電壓增大或減小，因此第二基板950之電壓轉變可能發生。

此外，第二基板950之電壓所發生的轉變可為暫時的。因此，第二電路910之電氣參數可回應於電壓轉變而對應地改變，且將因此隨時間推移而不一致。第二箝位電路系統920經組態以減小或消除第二基板950之電壓偏移。在一些實施例中，第二箝位電路系統920包括各自經組態以減小或消除電壓偏移的多個箝位電路。

在一些實施例中，第二箝位電路系統920之一或多個第一箝位電路經組態以減小或消除相對於第一節點930及第二節點940中之任一者或兩者的正電壓偏移。舉例而言，一或多個第一箝位電路可具有與參考圖2所說明之箝位電路200類似或相同的特徵。在一些實施例中，第二箝位電路系統920之一或多個第二箝位電路經組態以減小或消除相對於第一節點930及第二節點940中之任一者或兩者的負電壓偏移。舉例而言，一或多個第二箝位電路可具有與參考圖3至圖8所說明之箝位電路300至800中之任一者類似或相同的特徵。由於第二基板950之電壓偏移減小或消除，因此可改良第二電路910之操作效能。

在一些實施例中，第一基板250及第二基板950為不同基板。舉例而言，第一基板250及第二基板950可不同，且可封裝於具有例如用於第一基板250及第二基板950中之每一者的機械及電連接之單一積體電路（IC）封裝內。在一些實施例中，第一基板及第二基板至少部分地藉由IC封裝內之導電元件彼此電連接。在一些實施例中，第一基板250及第二基板950為例如包含半導體之單一單式基板之不同部分。在一些實施例中，第一節點280與第三節點930電連接或短接。在一些實施例中，第二節點290與第四節點940電連接或短接。在一些實施例中，第一電路260之輸入中之一或多者及/或輸出中之一或多者與第二電路910之輸入中之一或多者及/或輸出中之一或多者電連接。

圖10說明可用作圖1或圖9之第一電路260或用作其至少部分之電路1000的示意性說明。電路1000可用作其他電路或用作其至少部分，且第一電路260可另外或替代地使用其他電路。電路1000可經組態以形成雙向開關，其條件性地電連接第一節點280及第二節點290。電路1000包括第九電晶體T9 1010、第十電晶體T10 1020、第一節點S1 280、第二節點S2 290、第一輸入端子G1 1030及第二輸入端子G2 1040。

第九電晶體1010包括與第一節點280電連接之源極端子及與第十電晶體1020電連接之汲極端子。第九電晶體1010亦包括連接至第一輸入端子1030之閘極端子。第十電晶體1020包括與第二節點290電連接之源極端子及與第九電晶體1010電連接之汲極端子。第十電晶體1020亦包括連接至第二輸入端子1040之閘極端子。

回應於第一輸入端子1030及第二輸入端子1040處之輸入信號，電路1000條件性地使得第一節點280及第二節點290電連接。舉例而言，若第一輸入端子1030及第二輸入端子1040處之輸入信號超過大於第一節點280及第二節點290處之電壓中的較低者之臨限電壓，則電路1000可使得第一節點280及第二節點290電連接。電路1000可單片地形成於基板250上。如由本領域中熟習此項技術者所理解，基板250之基板電壓影響電路1000之操作效能。舉例而言，電晶體臨限電壓、導電阻抗、洩漏及其他電氣參數可部分地取決於基板250之電壓。另外，第一節點280及第二節點290處之電壓以及由第九電晶體1010及第十電晶體1020共用的汲極節點處之電壓的轉變可引起基板250之電壓改變。在一些實施例中，電路1000亦包括經組態以控制第一輸入端子1030及第二輸入端子1040處之輸入信號的驅動電路。在一些但並非所有實施例中，驅動電路亦整合且形成於基板250上。

圖11說明可用作圖1或圖9之第一電路260或用作其至少部分之電路1100的示意性說明。電路1100可用作其他電路或用作其至少部分，且第一電路260可另外或替代地使用其他電路。電路1100可經組態以形成單一或雙向開關，其條件性地電連接第一節點280及第二節點290。電路1100包括第十一電晶體T11 1110、第一節點S1 280、第二節點290及輸入端子G3 1120。第十一電晶體1110包括與第二節點290電連接之源極端子及與第一節點280電連接之汲極端子。第十一電晶體1110亦包括連接至輸入端子1120之閘極端子。

回應於輸入端子1120處之輸入信號，第十一電晶體1110條件性地使得第一節點280及第二節點290電連接。舉例而言，若輸入端子處之輸入信號超過大於第一節點280及第二節點290處之電壓中的較低者之臨限電壓，則第十一電晶體可使得第一節點280及第二節點290電連接。在一些實施例中，若輸入端子處之輸入信號超過大於第二節點290處之電壓的臨限電壓，則第十一電晶體可使得第一節點280及第二節點290電連接。

在替代實施例中，第十一電晶體1110之源極端子與第一節點280電連接，且第十一電晶體1110之汲極端子與第二節點290電連接，且對應地起作用。電路1100可單片地形成於基板250上。如由本領域中熟習此項技術者所理解，基板250之基板電壓影響電路1100之操作效能。舉例而言，電晶體臨限電壓、導電阻抗、洩漏及其他電氣參數可部分地取決於基板250之電壓。另外，第一節點280及第二節點290處之電壓的轉變可引起基板250之電壓改變。在一些實施例中，電路1100亦包括經組態以控制輸入端子1120處之輸入信號的驅動電路。在一些但並非所有實施例中，驅動電路亦整合且形成於基板250上。 交叉開關箝位電路

圖12說明可用於箝位在雙向開關之第一源極節點及第二源極節點處歸因於dV/dt事件之基板（例如，圖1E中之基板114）之電壓的正變化及負變化的基板箝位電路1200之另一實施例的簡化示意性說明。如圖12中所展示，雙向開關1202分別包括第一閘極輸入1210、第二閘極輸入1212、連接至第一源極節點1214之第一源極連接件1206、連接至第二源極節點1216之第二源極連接件1226以及第一汲極端子1208及第二汲極端子1222。

如受益於本揭示案之本領域中熟習此項技術者所瞭解，在一些實施例中，分別如圖式中所展示之第一汲極端子1208及第二汲極端子1222可不表示雙向開關1202之實體上不同的汲極端子。更具體而言，在一些實施例中，第一源極連接件1206及第二源極連接件1226中之每一者分別可充當用於另一源極之汲極。舉例而言，若特定閘極偏置為「接通」，則由其形成之2DEG區變成各別汲極端子。此外，若特定閘極偏置為「斷開」，則零伏特或低於臨限電壓之任何值將允許在Vg超過相對源極連接件上之一個臨限電壓時電流將流動，因此再次形成2DEG區。雙向開關1202可包括先前所描述之雙向開關中之任一者的組件、特徵或特性中之任一者，且可說明上文所描述之電路的額外細節，如可併入根據本發明技術之一些實施例的基板箝位電路內。舉例而言，此實施例中所描述之箝位電路包括一對交叉箝位開關，如下文更詳細地論述。

電壓控制箝位電路1224包括交叉耦接之第一FET 1228及第二FET 1232，使得第一FET 1228之第一汲極1230連接至第二源極節點1216且亦連接至第二FET 1232之第二閘極1234。第二FET 1232之第二汲極1236連接至第一源極節點1214且亦連接至第一FET 1228之第一閘極1238。第一源極1240及第二源極1242皆連接至基板1220。

在一些實施例中，電壓控制箝位電路1224可操作如下。當第一源極節點1214處之電壓高於第二源極節點1216處之電壓時，第一FET 1228接通（例如，處於導電狀態）且第二FET 1232斷開（例如，處於非導電狀態），使得基板1220處之電壓與第二源極節點1216處之電壓相同（例如，基板電壓箝位至第二源極節點電壓），減去第一FET 1228之通常最小汲極至源極電壓降。類似地，當第二源極節點1216處之電壓高於第一源極節點1214處之電壓時，第二FET 1232接通且第一FET 1228斷開，使得基板1220處之電壓與第一源極節點1214處之電壓相同（例如，基板電壓箝位至第一源極節點電壓），減去第二FET 1232之通常最小汲極至源極電壓降。因此，電壓控制箝位電路1224將基板節點1220維持於第一源極節點1214及第二源極節點1216之較低電壓處。

在一些實施例中，除了電壓控制箝位電路1224以外，亦可使用基板正電壓控制電路1250來將基板電壓維持低於第一源極節點1214處之第一電壓且低於第二源極節點1216處之第二電壓。在各種實施例中，基板正電壓控制電路1250可包括耦接至第二二極體1254之第一二極體1258，其中第一二極體及第二二極體經定向以使得兩個陽極連接至基板1220。第一二極體1258之第一陰極連接至第二源極節點1216，且第二二極體1254之第二陰極耦接至第一源極節點1214。因此，基板正電壓控制電路1250箝位基板1220（例如基板）之電壓，因此其並不超過第一源極節點1214處之電壓及第二源極節點1216處之電壓中的較低者。

更具體而言，當第一二極體1258之陽極處的電壓大於第一源極節點1214之電壓時，第一二極體1258將基板1220箝位至作為高於第一源極節點1214之電壓的1二極體接通電壓之電壓。第一二極體1258阻斷第二源極節點1216與基板1220之間的電壓。   第二二極體1254類似於第一二極體1258操作。在一些實施例中，第一二極體1258及第二二極體1254可由形成於同一基板1220中的二極體連接之GaN電晶體替換。

在各種實施例中，第一二極體1258及第二二極體1254可為矽基二極體。在一些實施例中，第一二極體1258及第二二極體1254可為鄰近於基板1220置放之碳化矽基二極體。碳化矽二極體可共同封裝於單式半導體封裝中，例如，碳化矽二極體可形成於一或多個單獨晶粒中，該晶粒鄰近於GaN基板安置或安置於該GaN基板頂部上。在一些實施例中，第一二極體1258及第二二極體1254可連同基板1220一起共同封裝於單式半導體封裝中。在各種實施例中，第一二極體1258及第二二極體1254可為碳化矽肖特基二極體。

圖12中所展示之電路僅用於實例目的，且表示本文中所描述之一般概念的簡化示意性說明。本領域中熟習此項技術者應瞭解，可對在本揭示案之範疇內的電路進行各種修改。

圖13為可與圖12中所展示之基板箝位電路1200組合使用之交叉箝位驅動電路1300的簡化示意性說明。圖14展示與圖12之基板箝位電路1200整合之圖13的交叉箝位驅動電路1300，其中相同附圖標號指代相同組件。現將同時描述圖13及圖14。

在一些實施例中，與基板箝位電路1200相比，交叉箝位驅動電路1300允許分別在第一源極節點1214及第二源極節點1216處之電壓的更寬範圍（例如，400伏特或其它合適電壓），此係由於分別添加了第一箝位FET 1302及第二箝位FET 1304，其在分別驅動第一FET 1232及第二FET 1228之閘極之前箝位信號電壓，如下文更詳細地解釋。

更具體而言，在一個實施例中，第一箝位FET 1302及第二箝位FET 1304分別可允許將分別在第一閘極1238及第二閘極1234處之電壓保持在相對較低電壓，例如5伏特，而分別在第一節點1214及第二節點1216處之電壓可升高至相對較高電壓。在一些實施例中，分別在第一節點1214及第二節點1216處之電壓可升高高達600伏特，而在其他實施例中，該電壓可升高高達1200伏特或其他合適電壓。以此方式，第一FET 1228及第二FET 1232分別可在其安全操作區域（SOA）內操作，使得其閘極電壓保持低於可損壞FET之電壓。舉例而言，一些GaN基電晶體可具有可能夠操作高達6伏特之閘極端子。交叉箝位電路1300可允許將基板電壓箝位處於大於6伏特之電壓，同時將GaN基箝位電晶體保持於其SOA中。

如圖13中所展示，第一箝位FET 1302具有連接至電壓源（VBias）1310之第一箝位閘極1314、連接至第一源極節點1214之第一箝位汲極1320，及連接至第二FET 1228之第二閘極1234之第一箝位源極1306。第二箝位FET 1304具有連接至電壓源1310之第二箝位閘極1316、連接至第二源極節點1216之第二箝位汲極1322，及連接至第二FET 1232之第一閘極1238之第二箝位源極1312。第一FET 1228具有連接至第二源極節點1216之第一汲極1230及連接至基板1220之第一源極1240。第二FET 1232具有連接至第一源極節點1214之第二汲極1236及連接至基板1220之第二源極1242。

在一些實施例中，交叉箝位驅動電路1300操作如下。第一箝位FET 1302及第二箝位FET 1304分別作為箝位FET操作。當電壓源1310偏壓至相對較低電壓（例如，5伏特或其他合適電壓），且第一源極節點1214處之電壓處於高於第二源極節點1216之電壓時，第一箝位FET 1302將箝位電壓自第一箝位源極1306驅動至第二閘極1234，從而接通第一FET 1228且斷開第二FET 1232。此情形使得基板1220處之電壓接近第二源極節點1216處之電壓（例如，在第一FET 1228之汲極至源極電壓降內）。   相反，當第二源極節點1216處之電壓處於高於第一源極節點1214之電壓時，第二箝位FET 1304使得第二FET 1232接通且使得第一FET 1228斷開，從而使基板1220處之電壓達至第一源極節點1214之電壓（例如，在第二FET 1232之汲極至源極電壓降內）。

因此，無關於分別在第一節點1214及第二節點1216處之電壓，分別在第一閘極1238及第二閘極1234處之電壓可保持處於等於Vbias-Vth之相對較低電壓，其中Vth為分別用於第一箝位電晶體1302及第二箝位電晶體1304之臨限電壓。在一些實施例中，第一箝位電晶體1302及第二箝位電晶體1304分別可具有不同臨限電壓。舉例而言，當Vbias=5伏特及Vth=1伏特時，第二閘極1234及/或第一閘極1238處之電壓可為例如 5 V - 1 V= 4 V。因此，第一箝位電晶體1302及第二箝位電晶體1304分別可防止第一閘極1238及第二閘極1234分別超過其SOA。圖12及圖13中所展示之電路僅用於實例目的，且表示本文中所描述之一般概念的簡化示意性說明。本領域中熟習此項技術者應瞭解，可對在本揭示案之範疇內的電路進行各種修改。

在一些實施例中，第一箝位FET 1302及第二箝位FET 1304分別可為具有正臨限電壓之增強模式裝置，且因此可使用電源電壓1310（Vbias）來操作FET。在其他實施例中，第一箝位FET 1302及第二箝位FET 1304分別可為具有負臨限電壓之耗盡模式裝置，且因此可不需要電源電壓1310（Vbias），且電壓源節點1310可視情況連接至基板1220。在一些實施例中，第一箝位FET 1302及第二箝位FET 1304分別各自包含串聯連接之兩個或更多個FET。在各種實施例中，第一箝位FET 1302及第二箝位FET 1304分別可製造於GaN、矽、碳化矽或其他合適半導體基板上。在一些實施例中，第一箝位FET 1302及第二箝位FET 1304分別可單片地形成於一個單式基板上，可與雙向開關1202一起單片地形成，或可形成為單獨離散裝置。

在一些實施例中，第一FET 1228及第二FET 1232分別為增強模式裝置，而在其他實施例中，其可為耗盡模式裝置。在各種實施例中，第一FET 1228及第二FET 1232分別各自包含串聯連接之兩個或更多個FET。在一些實施例中，第一FET 1228及第二FET 1232分別由GaN、矽、碳化矽或其他合適材料製成。在各種實施例中，第一FET 1228及第二FET 1232分別可單片地形成於一個單式基板上，可與雙向開關1202一起單片地形成，或可形成為單獨離散裝置。

在一些實施例中，第一二極體1258及第二二極體1254分別為二極體連接之FET，且可為耗盡或增強模式裝置。在各種實施例中，第一二極體1258及第二二極體1254分別為形成於GaN、碳化矽、矽或其他合適半導體基板上之單獨離散裝置。在一個實施例中，第一二極體1258及第二二極體1254分別形成於碳化矽上且與雙向開關1202一體地封裝於單式電子封裝中，而在一些實施例中，第一二極體及第二二極體附接至雙向開關1202之表面，且在其他實施例中，第一二極體及第二二極體位於與雙向開關分離之一或多個電子封裝中。

在前述說明書中，已參考可根據不同實施變化之大量特定細節來描述本揭示案之實施例。因此，應在說明性意義上而非限定性意義上看待說明書及圖式。本揭示案之範疇之唯一及排他性指示以及申請者意欲作為本揭示案的範疇之物為，以申請專利範圍發佈之特定形式而自本申請案發佈的此類申請專利範圍之集合的文字及等效範疇，包括任何後續校正。可在不脫離本揭示案之實施例之精神及範疇的情況下以任何合適方式組合特定實施例之具體細節。

另外，諸如「底部」或「頂部」及類似者之空間相對術語可用於描述一元件及/或特徵與另一（多個）元件及/或特徵之關係，如例如諸圖中所說明。應理解，空間相對術語意欲涵蓋裝置在使用及/或操作中除諸圖中所描繪之定向以外的不同定向。舉例而言，若諸圖中之裝置經翻轉，則描述為「底部」表面之元件可接著定向於其他元件或特徵「上方」。裝置可以其他方式定向（例如，旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞相應地進行解譯。

如本文中所使用，術語「及」、「或」及「一/或」可包括多種含義，該等含義亦預期至少部分地取決於使用此類術語之上下文。通常，「或」若用於關聯一清單，諸如A、B或C，則意欲意謂A、B及C（此處以包括性意義使用）以及A、B或C（此處以排他性意義使用）。另外，如本文中所使用，術語「一或多個」可用於以單數形式描述任何特徵、結構或特性，或可用於描述特徵、結構或特性之某一組合。然而，應注意，此僅為說明性實例，且所主張之主題不限於此實例。此外，術語「中之至少一者」若用於關聯一清單，諸如A、B或C，則可解釋為意謂A、B及/或C之任何組合，諸如A、B、C、AB、AC、BC、AA、AAB、ABC、AABBCCC等。

貫穿本說明書對「一個實例」、「實例」、「某些實例」或「例示性實施」之提及意謂結合特徵及/或實例所描述之特定特徵、結構或特性可包括於所主張主題之至少一個特徵及/或實例中。因此，出現在貫穿本說明書之各處的片語「在一個實例中」、「實例」、「在某些實例中」、「在某些實施中」或其他相似片語未必皆指相同特徵、實例及/或限制。此外，特定特徵、結構或特性可組合於一或多個實例及/或特徵中。

在一些實施中，操作或處理可涉及對實體量之實體操縱。通常，儘管並非必要，但此等量可呈能夠被儲存、傳送、組合、比較或以其他方式操縱之電信號或磁信號之形式。已證實，大體上出於常見使用之原因，有時將此類信號指代為位元、資料、值、元件、符號、字元、項、數值、標號或類似者為方便的。然而，應理解，此等或類似術語中之所有者欲與適當實體量相關聯且僅為方便標記。除非另外特定陳述，否則如自本文中之論述顯而易見，應瞭解，在整個本說明書論述中利用諸如「處理」、「計算」、「演算」、「判定」或類似者之術語係指諸如專用電腦、專用計算設備或類似專用電子計算裝置之特定設備的動作或程序。因此，在本說明書之上下文中，專用電腦或類似專用電子計算裝置能夠操縱或變換信號，該等信號通常表示為專用電腦或類似專用電子計算裝置之記憶體、暫存器或其他資訊儲存裝置、傳輸裝置或顯示裝置內的實體電子量或磁量。

在前述詳細描述中，已闡述大量特定細節以提供對所主張主題之透徹理解。然而，本領域中熟習此項技術者應理解，所主張之主題可在無此等特定細節之情況下實踐。在其他情況下，尚未詳細描述本領域中熟習此項技術者所已知的方法及設備以免混淆所主張之主題。因此，意欲所主張之主題不限於所揭示之特定實例，而是此所主張之主題亦可包括屬於所附申請專利範圍及其等效物之範疇內的所有態樣。

100:基板箝位電路 102:雙向開關 104:第一源極節點 106:第二源極節點 108:共同汲極節點 110:第一閘極節點 112:第二閘極節點 114:基板節點 115:第一寄生電容器 116:鏡像二極體電路 117:第二寄生電容器 118:鏡像開關電路 120:第一電晶體 122:第一源極端子 124:第一汲極端子 126:第一閘極端子 128:第二電晶體 130:第二源極端子 132:第二汲極端子 134:第二閘極端子 136:第一源極場板 138:第二源極場板 140:第三電晶體 142:第三源極端子 144:第三汲極端子 146:第三閘極端子 148:電阻器 150:第四電晶體 152:第四源極端子 154:第四汲極端子 156:第四閘極端子 158:第三源極場板 160:第四源極場板 162:第五電晶體 164:第六電晶體 166:第五源極端子 168:第五汲極端子 170:第五閘極端子 172:第二級電阻器 174:第六源極端子 176:第六汲極端子 178:第六閘極端子 180:曲線 181:正dV/dt事件 182:負dV/dt事件 183:正dV/dt操作曲線 184:差分電壓 185:基板電壓 186:第五閘極端子 187:第三閘極端子 188:負dV/dt操作曲線 190:第一層 191:第二層 192:第三層 193:晶粒附接襯墊 194:電線接合 195:GaN穿孔 200:鏡像開關電路 205:第七電晶體 210:第八電晶體 215:第九電晶體 217:第一二極體 220:第十電晶體 225:電阻器 227:第二二極體 230:電阻器 235:負dV/dt操作曲線 250:基板 255:電氣系統 260:第一電路 270:第一箝位電路系統 280:第一節點 290:第二節點 300:箝位電路 310:第一電晶體 320:第一電容器 330:第一電阻器 400:箝位電路 410:第二電晶體 420:第二電容器 430:第二電阻器 500:箝位電路 510:第三電晶體 520:第三電容器 530:第三電阻器 600:箝位電路 610:第四電晶體 620:第四電容器 630:第四電阻器 700:箝位電路 710:第五電晶體 720:第六電晶體 730:第五電阻器 800:箝位電路 810:第七電晶體 820:第八電晶體 830:第六電阻器 900:電氣系統 910:第二電路 920:第二箝位電路系統 930:第三節點 940:第四節點 950:第二基板 1000:電路 1010:第九電晶體 1020:第十電晶體 1030:第一輸入端子 1040:第二輸入端子 1100:電路 1110:第十一電晶體 1120:輸入端子 1200:基板箝位電路 1202:雙向開關 1206:第一源極連接件 1208:第一汲極端子 1210:第一閘極輸入 1212:第二閘極輸入 1214:第一源極節點 1216:第二源極節點 1220:基板 1222:第二汲極端子 1224:電壓控制箝位電路 1226:第二源極連接件 1228:第一FET 1230:第一汲極 1232:第二FET 1234:第二閘極 1236:第二汲極 1238:第一閘極 1240:第一源極 1242:第二源極 1250:基板正電壓控制電路 1254:第二二極體 1258:第一二極體 1300:交叉箝位驅動電路 1302:第一箝位FET 1304:第二箝位FET 1306:第一箝位源極 1310:電壓源/電源電壓/電壓源節點 1312:第二箝位源極 1314:第一箝位閘極 1316:第二箝位閘極 1320:第一箝位汲極 1322:第二箝位汲極 C1:第一電容器 C2:第二電容器 C3:第三電容器 C4:第四電容器 CKT:第一電路 CKT1:第一電路 CKT2:第二電路 CLMP:箝位電路系統 CLMP1:第一箝位電路系統 CLMP2:第二箝位電路系統 D1:第一二極體 D2:第二二極體 G1:第一輸入端子 G2:第二輸入端子 G3:輸入端子 R1:第一電阻器 R2:第二電阻器 R3:第三電阻器 R4:第四電阻器 R5:第五電阻器 R6:第六電阻器 S1:第一節點 S2:第二節點 S3:第三節點 S4:第四節點 SUB:基板 SUBST:基板 SUBST1:基板 SUBST2:第二基板 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 T8:第八電晶體 T9:第九電晶體 T10:第十電晶體 T11:第十一電晶體 VBias:電壓源/電源電壓 Vgs:閘極至源極電壓

併入本說明書中且構成其一部分之隨附圖式展示本文中所揭示之主題的某些態樣，且與描述一起幫助解釋與所揭示實施相關聯之一些原理。

圖1A說明根據實施例之與雙向開關連接之箝位電路的示意性說明。

圖1B至圖1D說明展示圖1A之箝位電路之操作特徵的圖式。

圖1E說明根據實施例之基板之一個實例的簡化橫截面。

圖2A說明根據實施例之箝位電路的示意性說明。

圖2B說明展示圖2A之箝位電路之操作特徵的曲線。

圖2C說明根據實施例之電氣系統的示意性說明。

圖2D說明根據第一實施例之箝位電路的示意性說明。

圖3說明根據第二實施例之箝位電路的示意性說明。

圖4說明根據第三實施例之箝位電路的示意性說明。

圖5說明根據第四實施例之箝位電路的示意性說明。

圖6說明根據第五實施例之箝位電路的示意性說明。

圖7說明根據第六實施例之箝位電路的示意性說明。

圖8說明根據第七實施例之箝位電路的示意性說明。

圖9說明根據實施例之電氣系統的示意性說明。

圖10說明可用於圖1及圖9之實施例中之任一者中之電路的示意性說明。

圖11說明可用於圖1及圖9之實施例中之任一者中之電路的示意性說明。

圖12說明可用於控制開關之節點電壓之電路的示意性說明。

圖13說明可用於圖12之實施例中之電路的示意性說明。

圖14說明可用於圖12及圖13之實施例中之電路的示意性說明。

當實際時，類似附圖標號表示類似結構、特徵或元件。

100:基板箝位電路

102:雙向開關

104:第一源極節點

106:第二源極節點

108:共同汲極節點

110:第一閘極節點

112:第二閘極節點

114:基板節點

115:第一寄生電容器

116:鏡像二極體電路

117:第二寄生電容器

118:鏡像開關電路

120:第一電晶體

122:第一源極端子

124:第一汲極端子

126:第一閘極端子

128:第二電晶體

130:第二源極端子

132:第二汲極端子

134:第二閘極端子

136:第一源極場板

138:第二源極場板

140:第三電晶體

142:第三源極端子

144:第三汲極端子

146:第三閘極端子

148:電阻器

150:第四電晶體

152:第四源極端子

154:第四汲極端子

156:第四閘極端子

158:第三源極場板

160:第四源極場板

162:第五電晶體

164:第六電晶體

166:第五源極端子

168:第五汲極端子

170:第五閘極端子

172:第二級電阻器

174:第六源極端子

176:第六汲極端子

178:第六閘極端子

Claims (20)

1. 一種電子裝置，其包含： 一氮化鎵（GaN）基板，其包含附著至一矽基底部層之一GaN基頂部層； 一雙向電晶體開關，其形成於該GaN基頂部層上且包括一第一源極節點、一第二源極節點及一共同汲極節點； 一第一電晶體，其形成於該GaN基頂部層上且包括一第一源極端子、一第一汲極端子及一第一閘極端子，該第一源極端子連接至該矽基底部層，該第一汲極端子連接至該第一源極節點，且該第一閘極端子耦接至該第二源極節點；及 一第二電晶體，其形成於該GaN基頂部層上且包括一第二源極端子、一第二汲極端子及一第二閘極端子，該第二源極端子連接至該矽基底部層，該第二汲極端子連接至該第二源極節點，且該第二閘極端子耦接至該第一源極節點。
2. 如請求項1之電子裝置，其進一步包含： 一第一二極體，其包括一第一陽極及一第一陰極，該第一陽極連接至該矽基底部層，且該第一陰極連接至該第一源極節點；及 一第二二極體，其包括一第二陽極及一第二陰極，該第一陽極連接至該矽基底部層，且該第二陰極連接至該第二源極節點。
3. 如請求項2之電子裝置，其中該第一二極體及該第二二極體單片地形成於該GaN基板上。
4. 如請求項2之電子裝置，其中該第一二極體及該第二二極體形成於一或多個碳化矽（SiC）基板上。
5. 如請求項1之電子裝置，其進一步包含： 一第三電晶體，其形成於該GaN基頂部層上且包括一第三汲極、一第三源極及一第三閘極，該第三閘極連接至一電壓源，該第三汲極連接至該第一源極節點，且該第三源極連接至該第二閘極端子；及 一第四電晶體，其形成於該GaN基頂部層上且包括一第四汲極、一第四源極及一第四閘極，該第四閘極連接至該電壓源，該第四汲極連接至該第二源極節點，且該第四源極連接至該第一閘極端子。
6. 如請求項5之電子裝置，其中該第三電晶體及該第四電晶體為耗盡模式場效電晶體（FET）。
7. 如請求項5之電子裝置，其中該第三電晶體及該第四電晶體為增強模式場效電晶體（FET）。
8. 如請求項5之電子裝置，其中該第三電晶體及該第四電晶體各自包含串聯連接之兩個或更多個FET。
9. 一種電子裝置，其包含： 一半導體基板； 一雙向電晶體開關，其形成於該基板上且包括一第一源極節點、一第二源極節點及一共同汲極節點； 一第一電晶體，其形成於該基板上且包括一第一源極端子、一第一汲極端子及一第一閘極端子，該第一源極端子連接至該基板，該第一汲極端子連接至該第一源極節點，且該第一閘極端子連接至該第二源極節點；及 一第二電晶體，其形成於該基板上且包括一第二源極端子、一第二汲極端子及一第二閘極端子，其中該第二電晶體經配置以回應於該第一源極節點之一電壓處於高於該半導體基板之一電壓的一電壓而將該第二源極端子耦接至該半導體基板。
10. 如請求項9之電子裝置，其中該半導體基板包含GaN。
11. 如請求項9之電子裝置，其中該第一電晶體經配置以回應於該第二源極節點之一電壓處於高於該半導體基板之一電壓的一電壓而將該第一源極端子耦接至該半導體基板。
12. 如請求項9之電子裝置，其進一步包含： 一第一二極體，其包括一第一陽極及一第一陰極，該第一陽極連接至該基板，且該第一陰極連接至該第一源極節點；及 一第二二極體，其包括一第二陽極及一第二陰極，該第一陽極連接至該基板，且該第二陰極連接至該第二源極節點。
13. 如請求項12之電子裝置，其中該第一二極體及該第二二極體單片地形成於該基板上。
14. 如請求項12之電子裝置，其中該第一二極體及該第二二極體形成於一或多個碳化矽（SiC）基板上。
15. 如請求項9之電子裝置，其進一步包含： 一第三電晶體，其形成於該基板上且包括一第三汲極、一第三源極及一第三閘極，該第三閘極連接至一電壓源，該第三汲極連接至該第一源極節點，且該第三源極連接至該第二閘極端子；及 一第四電晶體，其形成於該基板上且包括一第四汲極、一第四源極及一第四閘極，該第四閘極連接至該電壓源，該第四汲極連接至該第二源極節點，且該第四源極連接至該第一閘極端子。
16. 如請求項15之電子裝置，其中該第三電晶體及該第四電晶體為耗盡模式場效電晶體（FET）。
17. 如請求項15之電子裝置，其中該第三電晶體及該第四電晶體為增強模式場效電晶體（FET）。
18. 如請求項15之電子裝置，其中該第三電晶體及該第四電晶體各自包含串聯連接之兩個或更多個FET。
19. 一種形成一電路之方法，該方法包含： 形成一半導體基板； 在該半導體基板上形成一雙向電晶體，該雙向電晶體包括一第一源極節點、一第二源極節點及一共同汲極節點； 在該基板上形成一第一電晶體，該第一電晶體包括一第一源極端子、一第一汲極端子及一第一閘極端子，該第一源極端子連接至該基板，該第一汲極端子連接至該第一源極節點，且該第一閘極端子連接至該第二源極節點；及 在該基板上形成一第二電晶體，該第二電晶體包括一第二源極端子、一第二汲極端子及一第二閘極端子，該第二源極端子連接至該基板，該第二汲極端子連接至該第二源極節點，其中該第二電晶體經配置以回應於該第一源極節點處於相對於該半導體基板之一電壓的一正電壓而自一斷開狀態轉變至一接通狀態。
20. 如請求項19之方法，其中該半導體基板包含GaN。

Images