JPS59225A - 双方向性制御回路 - Google Patents

双方向性制御回路

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Publication number
JPS59225A
JPS59225A JP10931482A JP10931482A JPS59225A JP S59225 A JPS59225 A JP S59225A JP 10931482 A JP10931482 A JP 10931482A JP 10931482 A JP10931482 A JP 10931482A JP S59225 A JPS59225 A JP S59225A
Authority
JP
Japan
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source
electrodes
gate
circuit
electrode
Prior art date
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Pending
Application number
JP10931482A
Other languages
English (en)
Inventor
Katsuyuki Nakayama
勝之 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP10931482A priority Critical patent/JPS59225A/ja
Publication of JPS59225A publication Critical patent/JPS59225A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は双方向性制御回路に関し、特に2つのMOS 
 FETを用いた双方向性制御回路に関する。
従来双方向性制御回路に用いられる双方向性スイッチ素
子としてはNPNPNの5層からなる双方向性制御電極
付きサイリスタ(以下トライアックと呼ぶ)が知られて
いる。
第1図(a) 、 (b)は従来のトライブックの記号
と基本構造の断面図である。
図において、1,2は交流電源に接続する端子、3はゲ
ート端子、6はゲート電極である。4と5は交流電源に
接続される端子1.2が接続する電極であり、4は等価
N、P、N4)ランジスタの23層とN4層を、又5は
等価N、P、N、)ランジスタのP、層とN、層を部分
短絡することで双方向電流を受は持つ共通電極である。
第1図(b) において、端子1が正の極性にバイアス
される状態での導通はP3→N2→P、−+N1という
4層による電流正帰還動作でスイッチングし、逆に端子
2が正の極性にバイアスされる場合の導通はP、−N、
→P、→N4という4層の電流正帰還動作そスイッチン
グする。
このように等制約には短絡エミッタ型サイリスタの逆並
列動作モードという構造から、トリガ感度が低く、一般
的には数mAから数十mAのトリガミ流が必要であり、
ゲート回路の損失が大きくなる欠点がある。トリガ感度
を高めるには、他の電気的特性、例えば転流臨界オフ電
圧上昇率:(dv/dt)C耐量が犠牲になるため誘導
性負荷の制御が困難となる岬の製造設計上の問題点があ
る。
更に、主電流はゲート電極近傍からのいわゆる多数キャ
リアと少数キャリアの両方の輸送で導通し、ベレット全
体に拡がってゆくバイポーラデバイスであるため、主電
流の条件によりては臨界電流上昇率:di/di耐量を
考慮した回路設計も必要である等の欠点がある。
本発明の目的は上記欠点を除去し、デバイス内の電流輸
送と伝導機構を多数キャリアだけを利用するようにして
転流臨界オフ電圧上昇率と臨界電流上昇率及びゲート回
路の低損失化を改善した双方向性制御回路を提供するこ
とにある。
本発明の双方向性制御回路は、二つのMOf9 FET
のソース電極を共通接続し、ゲート電極を共通接続し、
ソース領域とドレイン領域−を分ける領域に設けた電極
を共通接続してソース電極に接続し、前記ソース電極と
前記ゲート電極とを抵抗を介して接続し、前記ソース電
極と前記ゲート電極を制御電源に接続し、二つのドレイ
ン電極を交流電源に接続することにより構成される。
、以下に本発明の実施例を図面を用いて詳細に説明する
第2図は本発明の第1の実施例の回路図である。
二つのエンハンスメントfiM08  FET 10 
10′のソース電極11.11’及びゲート電極゛12
゜12′とをそれぞれ共通接続し、ソース領域とドレイ
ン領域とを分ける領域13 、13’上に設けた電極1
4.14’を接続してソース電極11′に接続している
。ソース電極11′とゲート電極12′とは抵抗14を
介して接続し、さらに制御電源15にそれぞれ接続して
いる。またドレイン電極15.t5’は交流雷、源19
に接続する回路となっている。なお18は負荷1,20
は絶縁膜、21はスイッチである。
第3図は本発明の第2の実施例の回路図である。
一つの半導体基板上に形成された二つの工y/%ンスメ
ント型M08  FETを用いて回路が構成されている
第4図は本発明の第3の実施例の回路図である。
第3図の場合と同様に一つの半導体基板上に形成された
二つのエンハンスメント型M08  FETを用いて回
路が構成されているが、ソース電極11及びソース領域
、ドレイン領域を分ける領域上に設けた電極14は、二
つのMOS  FETに共通のものとなっている。
また、電極11と14は電気的に接続されているため、
ソース電極11とドレイン電極15.15’間は等測的
にダイオードDI+D!が接続されていることになる。
第5図は本発明の実施例に用いられるMOS FETの
ゲート畢ソース間直流バイアスによる導通及び阻止状態
を示した電圧−電流特性図である。
次に第4図及び第5図を参照して第3の実施例の動作に
ついて説明する。
第4図において、スイッチ21が開放状態である場合、
二つの等価MO8FETのゲート電位は抵抗16でソー
ス電極と接続しである為に、ソース電位と同電位となっ
ている。この状態ではMOS FETがエンノ・グ父1
÷あるから第5図の電圧−電流特性的#aのようにドレ
イン電流は流れず、いわゆる阻止状態となる。次にスイ
ッチ21が短絡されるとゲート・ソース間に制御電源1
7による直流電圧が印加される。この状態で、交流電源
19の電圧がドレイン電極15側が正、15′側が負に
バイアスされると絶縁酸化膜直下に生ず、&MO8反転
チャンネルを通してN1層の多数キャリアが矢印のよう
にN1層へ移動し、第5図に示す電流電圧特性曲線すの
ようになる。
さらに、N1層からN3層へは等価ダイオードD、の順
方向で短絡されているが、N1層とN3層間の2層部に
本MO8反転チャンネルが生じているため等価ダイオー
ドDIを介さず、反転チャネルを通ってN1層の多数キ
ャリアが矢印のようにN3層へ移動し、第5図のdのよ
うな電圧−電流特性となる。
次に、交流電源19の電圧極性が逆転し、ドレイン電極
15′側が正、15側が負にバイアスされると、電流a
M08反転チャネルを介し、今度はN3→N!→N1層
へとやはり多数キャリアにより輸送される。
以上説明したように、ゲート・ソース間に所定の直流電
圧を印加、或い祉取除くことによって負荷18へ交流電
流を供給することができる。又、ゲート・ソース間は絶
縁膜20で絶縁されており極めて高いインピーダンスと
な9ているため、消費電力の極めて小さいゲート回路で
制御可能である。更に、電流の輸送を受持つのが多数キ
ャリアのみのユニポーラ素子であり、従来のトライアッ
クのようなバイポーラ素子でないため、誘導性負荷制御
時等の残留キャリアの再結合に起因する転流臨界オフ電
圧上昇率: (dv/d t )C誤動作、或いは電流
正帰還作用がないため接合容量を充電する変位電流によ
る臨界オフ電圧上昇率:dv/dt誤動作が皆無である
上臨界電流上昇率:di/di耐量も非常に大きくなる
また、縦型構造でオン抵抗の小さいMOS FETを本
発明の回路に用いればパワ制御用にも応用可能である。
以上詳細に説明したように本発明によれば、デバイス内
の電流輸送と伝導機構を多数キャリアだけのいわゆるユ
ニポーラデバイスに構成し、転流臨界オフ電圧上昇率と
、臨界電流上昇率及びゲート回路の低損失化を改善した
双方向性制御回路が得られ種々の交流電力制御に応用す
ることができるのでその効果は大きい。
【図面の簡単な説明】
第1図(a) l (b)は従来のトライアックの記号
と基本構造の断面図、第2図は本発明の第1の実施例の
回路図、第3図は本発明の第2の実施例の回路図、第4
図は本発明の第3の実施例の回路図、第5図は本発明の
実施例に用いられるMOS  FETのゲート・ソース
間直流バイアス時の電圧−電流特性図である。 1.2・・・・・・交流電源に接続する端子、3・・・
・・・ゲート端子、4,5・・・・パ共通電極、6・・
・・・・ゲート電i、10.10’・・・・・・エンハ
ンスメントWMO8FET、11.11’・・・・・・
ソース電極、12 、12’・・パ′°ゲート電極、1
3・・・・・・ソース領域とドレイン領域を分ける領域
、14+14’■・・電極、15,15’・・°・・・
ドレイン電極、16・・・・・・抵抗、17・・・・・
・制御電源、18・・・・・・負荷、19・・曲・交流
電源、2o・・・・・・絶縁膜。 第 ? 区 7J 帆 、3 図 プθ η 4 図

Claims (1)

    【特許請求の範囲】
  1. 二つのMOSFETのソース電極を共通接続し、ゲート
    電極を共通接続し、ソース領域とドレイン領域を分ける
    領域に設けた電極を共通接続してソ7ス電極に接続し、
    前記ソース電極と前記ゲート電極とを抵抗を介して接続
    し、前記ソース電極と前記ゲート電極を制御電源に接続
    し、二つのドレイン電極を交流電源に接続したことを特
    徴とする双方向性制御回路。
JP10931482A 1982-06-25 1982-06-25 双方向性制御回路 Pending JPS59225A (ja)

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JP10931482A JPS59225A (ja) 1982-06-25 1982-06-25 双方向性制御回路

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JP10931482A JPS59225A (ja) 1982-06-25 1982-06-25 双方向性制御回路

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JPS59225A true JPS59225A (ja) 1984-01-05

Family

ID=14507064

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JP10931482A Pending JPS59225A (ja) 1982-06-25 1982-06-25 双方向性制御回路

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JP (1) JPS59225A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6437967A (en) * 1987-08-04 1989-02-08 Wilson Sporting Goods Tennis racket
WO1989012361A1 (en) * 1988-06-08 1989-12-14 Ixys Corporation Mosfet device with current mirror having bi-directional capability
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