JPH05315618A

JPH05315618A - 絶縁ゲート型半導体装置

Info

Publication number: JPH05315618A
Application number: JP11276292A
Authority: JP
Inventors: Naoki Kumagai; 直樹熊谷
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-05-01
Filing date: 1992-05-01
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】絶縁ゲート型半導体装置において、スイッチ
ング損失に大きく関与するゲート・ドレイン間容量を低
減することにより、低オン電圧で低駆動エネルギーおよ
び低スイッチング損失の絶縁ゲート型半導体装置を実現
すること。【構成】縦型ＭＯＳＦＥＴ５０は、ゲート酸化膜５を
介してエピタキシャル層２に設置され、ゲート駆動回路
電源１８の正電位側に接続された第２ゲート電極７を有
しており、スイッチング時に生じる変位電流を第２ゲー
ト電極７において、吸収，バイパス制御可能なためゲー
ト電極６に流れる変位電流を抑制でき、ゲート電位の変
化が妨げられることがないので、スイッチング特性が向
上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力変換機器などに用
いられる絶縁ゲート型半導体装置に関し、特に、そのス
イッチング損失を低減するための技術に関するものであ
る。

【０００２】

【従来の技術】インバータなどの電力変換機器に用いら
れる絶縁ゲート型トランジスタの一例を図７に示す。図
７（ａ）は、縦型ＭＯＳＦＥＴの構成を示す断面図、図
７（ｂ）は、同縦型ＭＯＳＦＥＴの等価回路図である。
これらの図において、縦型ＭＯＳＦＥＴ１００は、ドレ
イン電極１１０が接続されたｎ⁺型の半導体基板１０１
の表面にｎ^-型のエピタキシャル層１０２が形成されて
いる。エピタキシャル層１０２の表面には、ゲート酸化
膜１０５を介してゲート電極１０６が形成されており、
また、このゲート電極１０６をマスクに用いてエピタキ
シャル層１０２の表面に不純物が導入され、ｐ型のベー
ス層１０３が形成されている。同様に、ベース層１０３
の上に形成されたソース電極１０９を用いてベース層１
０３の表面にｎ型のソース層１０４が形成される。ここ
で、ゲート電極１０６にはゲート端子１１２が、ソース
電極１０９にはソース端子１１１が、そして、ドレイン
電極１１０にはドレイン端子１１３が、それぞれ接続し
ている。

【０００３】絶縁ゲート型トランジスタにおいては、そ
の高速性の向上および駆動エネルギーの低減などが要求
されているが、それらの事項にトランジスタの入力容量
は大きく関与しており、このことにつき以下に説明す
る。

【０００４】上記構成の縦型ＭＯＳＦＥＴ１００の入力
容量は、その構造において構成される３つの電極間容
量、すなわち、ゲート・ソース間容量Ｃ_GS10，ゲート・
ドレイン間容量Ｃ_DG10，ソース・ドレイン間容量Ｃ_DS10
からなる。縦型ＭＯＳＦＥＴ１００などの絶縁ゲート型
トランジスタは、ゲート電界効果を利用したものであ
り、その入力容量は印加されるゲート電圧によって変化
するゲート電圧依存性を示す。このため縦型ＭＯＳＦＥ
Ｔ１００において、その入力容量は、ゲート・ソース間
容量Ｃ_GS10とゲート・ドレイン間容量Ｃ_DG10に依存し、
特に、ゲート・ドレイン間容量Ｃ_DG10に大きく依存す
る。ここで、ゲート・ドレイン間容量Ｃ_DG10は、ゲート
酸化膜容量と半導体装置内の空乏層容量との直列接続で
表される容量である。従って、ドレイン電圧に対して正
の電位がゲート電極１０６に印加されている場合には、
エピタキシャル層１０２の表面には多数キャリアである
電子が存在し蓄積状態にあるため、空乏層はなく、ゲー
ト・ドレイン間容量Ｃ_DG10の全容量はゲート酸化膜容量
に等しい。そして、ゲート電圧がドレイン電圧に対し負
の電位となると、空乏層が伸長して空乏状態となり、ゲ
ート酸化膜容量に空乏層容量が直列に加わり全容量は低
下する。この際、ドレイン電圧が増加すると空乏層幅が
増し、空乏層容量が減少するため、全容量も減少する。

【０００５】図８は、図７に示す縦型ＭＯＳＦＥＴ１０
０の誘導負荷におけるターンオフ過程を模式的に示すグ
ラフ図である。ここで、実線１３１は縦型ＭＯＳＦＥＴ
１００のゲート・ソース間電圧Ｖ_GS10を、実線１３２は
縦型ＭＯＳＦＥＴ１００のソース・ドレイン間電圧Ｖ
_DS10を、実線１３３は縦型ＭＯＳＦＥＴ１００のソース
・ドレイン間を流れるドレイン電流Ｉ_D10を、それぞれ
示す。

【０００６】本図において、期間Ｔ₁は通常のオン期間
で、縦型ＭＯＳＦＥＴ１００においては、ドレイン層で
ある半導体基板１０１にソース層１０４からエピタキシ
ャル層１０２を介して多くのキャリアが注入されてお
り、低抵抗の素子となっている。ここで、時刻ｔ₁にお
いて、ゲート電極１０６に印加されている電圧を遮断す
ると、ゲート・ソース間電圧Ｖ_GS10は、主にゲート・ソ
ース間容量Ｃ_GS10とゲート抵抗１１７との積で決定され
る時定数で低下する。時刻ｔ₂において、ゲート・ソー
ス間電圧Ｖ_GS10の低下に伴いドレイン電流Ｉ_D10の低下
が起こり始めようとすると、インダクタンス成分によ
り、すなわち、ソース・ドレイン間電圧Ｖ_DS ₁₀の上昇に
より空乏層が伸長し、エピタキシャル層１０２に蓄積さ
れた過剰キャリアが掃き出されるので、この掃き出し電
流によりドレイン電流Ｉ_D10が維持される。ここで、ソ
ース・ドレイン間電圧Ｖ_DS10が上昇すると、ゲート・ソ
ース間容量Ｃ_GS10とゲート・ドレイン間容量Ｃ_DG10に分
割された変位電流が流れ、ゲート・ドレイン間容量Ｃ
_DG10への変位電流は、ゲート抵抗１１７を通して電圧降
下を生じる。このため、ゲート・ソース間電圧Ｖ_GS10の
低下が妨げられ、期間Ｔ₁₀において、ゲート・ソース間
電圧Ｖ_GS10はほぼ一定の値となる。ここで、期間Ｔ₃と
期間Ｔ₄におけるソース・ドレイン間電圧Ｖ_DS10のｄｖ
／ｄｔの違いは、前述のようにゲート・ドレイン間容量
Ｃ_DG10がゲート電圧依存性を有し、ソース・ドレイン間
電圧Ｖ_DS10が増大して空乏層が伸長すると、Ｌ負荷のド
レイン電流Ｉ_D10を維持するために大きなｄｖ／ｄｔが
必要となることに起因している。そして、時刻ｔ₄にお
いて、ソース・ドレイン間電圧Ｖ_DS10が一定電圧に到達
し、その値でクランプされると（ＦＷＤがある場合）、
変位電流を流すことが不可能になり、ゲート・ソース間
電圧Ｖ_GS10が再度低下し始めると共にドレイン電流Ｉ_D1
₀が減少する。そして、時刻ｔ₅でドレイン電流Ｉ_D10
は遮断され、縦型ＭＯＳＦＥＴ１００はオフ状態へ移行
する。ここで、ゲート・ソース間容量Ｃ_GS10は、ゲート
・ソース間電圧Ｖ_GS10の低下にかかわる時定数を決定す
るものであり、このターンオフ過程においては期間Ｔ₂
と期間Ｔ₁₁の特性に関係し、主にゲート駆動エネルギー
に関与している。そして、ゲート・ドレイン間容量Ｃ
_DG10は、期間Ｔ₁₀の特性に関係し、ゲート駆動エネルギ
ーと共にスイッチング損失に関与している。

【０００７】上記のように、ゲート・ソース間容量Ｃ
_GS10およびゲート・ドレイン間容量Ｃ_DG10は、縦型ＭＯ
ＳＦＥＴ１００のスイッチング特性に大きく関与してい
る。特に、ゲート・ドレイン間容量Ｃ_DG10は、素子のス
イッチング損失に関与するものであり、ゲート電極に印
加される電圧によって容量が変化し、このために大きな
ｄｖ／ｄｔが必要となり、また、ゲート・ドレイン間容
量Ｃ_DG10が大きいと、ｄｖ／ｄｔが低下するため、スイ
ッチング損失はより増大することになる。なお、以上タ
ーンオフ過程について述べたが、ターンオン過程でも同
様であり、ゲート・ドレイン間容量Ｃ_DG10が大きいと、
ゲート駆動エネルギーおよびスイッチング損失の増大を
招来する。

【０００８】ゲート駆動エネルギーおよびスイッチング
損失を低減させるには、ゲート・ドレイン間容量Ｃ_DGの
小さな素子とする必要があり、縦型ＭＯＳＦＥＴ１００
においてゲート・ドレイン間容量Ｃ_DG10を小さくする１
つの手段としては、ベース層１０３の相互の間隔を小さ
くし、狭チャネル化してゲート酸化膜容量と空乏層容量
とを共に小さくして全容量の低減を図ることは可能であ
るが、このことにより、オン電圧の上昇を招来する。こ
のことは、特に高耐圧用素子において顕著であり実用に
適さない。

【０００９】図９は、ゲート・ドレイン間容量Ｃ_DGの低
減を図るために提案されている絶縁ゲート型半導体装置
の構成を示す断面図である。なお、図９において、図７
に示す部分と同一部分には同一参照符号を付し、その説
明は省略する。この縦型ＭＯＳＦＥＴ２００において、
図７に示す縦型ＭＯＳＦＥＴ１００と異なる点は、ゲー
ト電極１１６と、このゲート電極１１６の直下のエピタ
キシャル層１０２とで挟まれた部分のゲート酸化膜１１
５が他の領域のゲート酸化膜１０５に比して厚く形成さ
れている点である。ゲート酸化膜容量は、ゲート酸化膜
１１５の膜厚さに逆比例して低下するので、縦型ＭＯＳ
ＦＥＴ２００においては、そのゲート・ドレイン間容量
Ｃ_DGを小さくすることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、図９に
示す構成の縦型ＭＯＳＦＥＴ２００においても、そのス
イッチング損失を大幅に低減させることは困難である。
すなわち、縦型ＭＯＳＦＥＴ２００は、そのゲート・ド
レイン間容量Ｃ_DGの内のゲート酸化膜容量を低減してい
るため、空乏層の伸長が小さな期間Ｔ₃においては、ｄ
ｖ／ｄｔが増加するので、期間Ｔ₃を短縮することがで
き、ゲートの駆動エネルギーを軽減することができる。
しかし、空乏層が大きく伸長し、ソース・ドレイン間電
圧Ｖ_DSが急激に上昇する期間Ｔ₄においては、ゲート酸
化膜容量よりも空乏層容量の方が小さくなるため、ゲー
ト・ドレイン間容量Ｃ_DGの全容量としては大きく低下し
ないので、ｄｖ／ｄｔの大幅な増加はなく、ドレイン電
流Ｉ_Dおよび高いソース・ドレイン間電圧Ｖ_DSが生じて
いる期間Ｔ₄は短縮されない。このことは、特に、エピ
タキシャル層１０２の厚い高耐圧用素子において顕著と
なり、実用に適さないという問題がある。

【００１１】また一方で、図１０に示す構成のゲート・
ドレイン間容量Ｃ_DGの小さな絶縁ゲート型半導体装置が
提案されている。なお、図１０において、図７に示す部
分と同一部分には同一参照符号を付し、その説明は省略
する。この縦型ＭＯＳＦＥＴ３００において、図７に示
す縦型ＭＯＳＦＥＴ１００と異なる点は、そのゲート電
極１２６がエピタキシャル層１０２とソース層１０４と
に挟まれたベース層１０３の表面側のみに設置されてい
る点である。従って、縦型ＭＯＳＦＥＴ３００において
は、ゲート電極１２６とエピタキシャル層１０２とで挟
まれるゲート酸化膜１０５の面積が狭いため、そのゲー
ト酸化膜容量を低減することができるので、ゲート・ド
レイン間容量Ｃ_DGを小さくすることができる。しかしな
がら、この縦型ＭＯＳＦＥＴ３００においても、ゲート
電極１２６とエピタキシャル層１０２とのオーバーラッ
プ領域を通して変位電流が流れるため、ゲート・ソース
間電圧Ｖ_GSの低下が妨げられるので、スイッチング損失
に関与する期間Ｔ₁₀を大幅に短縮させることは困難であ
るという問題がある。

【００１２】以上の問題点に鑑みて、本発明の課題は、
低オン電圧でゲート駆動エネルギーおよびスイッチング
損失の両者を大幅に低減可能な絶縁ゲート型半導体装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するた
に、本発明においては、エピタキシャル層に絶縁膜を介
して設置した電流吸収手段を用いて、低ゲート駆動エネ
ルギーおよび低スイッチング損失を実現可能な構造とし
ている。すなわち、本発明において講じた手段は、第２
導電型で低濃度のエピタキシャル層の表面に、ドレイン
電極が接続された第２導電型で高濃度のドレイン層と対
峙して、離散的に形成された第１導電型のベース層と第
２導電型のソース層を備え、ベース層にゲート酸化膜を
介して設置されたゲート電極と、ソース層に接続された
ソース電極と、を有するＭＯＳ部からなる絶縁ゲート型
半導体装置においては、エピタキシャル層に絶縁膜を介
して設置した電流吸収手段を有することである。

【００１４】この電流吸収手段は、ソース電極または外
部端子と接続する電流吸収電極とすることが好ましい。
ここで、この電流吸収電極は、ソース電極をエピタキシ
ャル層の表面上にまで延設することにより形成すること
ができる。また、外部端子は、電流吸収電極に導通電圧
を印加可能な駆動回路電源端子とすることが望ましい。

【００１５】また、電流吸収手段は、ゲート電極に高比
抵抗領域を介して隣接して形成された電流吸収電極であ
って、この電流吸収電極は電極間絶縁膜を介してソース
電極と交流的に接続されたものであっても良い。

【００１６】

【作用】斯かる手段を講じた本発明に係る絶縁ゲート型
半導体装置においては、エピタキシャル層に絶縁膜を介
して設置した電流吸収手段を有しているため、素子のス
イッチング時にゲート・ドレイン間容量を通じて流れる
変位電流を電流吸収手段において吸収し、ゲート電極以
外へバイパス制御することができる。従って、変位電流
によりゲート・ソース間電圧の変化が妨げられることが
なく、ゲート電位の増減が短期間で行われるので、低ゲ
ート駆動エネルギーおよび低スイッチング損失を実現す
ることができる。また、ゲート電位の増減がスムーズで
あるため、空乏層の伸長も速く、ゲート・ドレイン間容
量を低減することができるので、スイッチング損失をよ
り小さくすることが可能となる。

【００１７】ここで、電流吸収手段として電流吸収電極
を用い、この電流吸収電極に導通電圧を印加可能な駆動
回路電源端子に接続した場合には、素子のオン状態にお
いて、エピタキシャル層の表面に多数キャリアの蓄積層
を形成することができるため、オン電圧が上昇すること
がない。

【００１８】

【実施例】つぎに、本発明に係る実施例を添付図面を参
照して説明する。

【００１９】〔実施例１〕図１は、本発明の実施例１に
係る縦型ＭＯＳＦＥＴの構成を示す断面図である。本図
において、縦型ＭＯＳＦＥＴ４０の構成は、従来の縦型
ＭＯＳＦＥＴと同様に、ドレイン電極１０が接続された
ｎ⁺型（第２導電型）の半導体基板（ドレイン層）１の
上に、エピタキシャル成長によりｎ^-型のエピタキシャ
ル層２が形成されている。そして、このエピタキシャル
層２の表面には、離散的にｐ型（第１導電型）のベース
層３が拡散形成され、さらに、ベース層３の表面には、
ｎ⁺型のソース層４が形成されている。そして、ソース
層４には、ソース電極９が接続されており、このソース
電極９は、所定の距離をおいて形成されたソース層４の
間のベース層３の表面を短絡するように設置されてい
る。

【００２０】本例の縦型ＭＯＳＦＥＴ４０において着目
すべき点は、ダブルゲート構造を有している点であり、
特に、第２ゲート電極（電流吸収電極）７がソース電極
９と接続していることである。すなわち、ベース層３の
表面側には、エピタキシャル層２の端部からソース層４
の端部にかけて、ゲート酸化膜５を介して第１ゲート電
極６が設置されており、また、エピタキシャル層２の表
面側には、ゲート酸化膜５を介して第２ゲート電極７が
設置されている。この第１ゲート電極６と第２ゲート電
極７とは、層間絶縁膜８により分離されており、また、
第２ゲート電極７は、ソース電極９に接続されている。
このように本装置は、ソース層４，半導体基板１および
第１ゲート電極６によりｎチャネル型の縦型ＭＯＳＦＥ
Ｔ４０を構成している。なお、本装置において各電極に
は外部端子が接続されており、第１ゲート電極６にはゲ
ート端子１２が、第２ゲート電極７およびソース電極９
にはソース端子１１が、そして、ドレイン電極１０には
ドレイン端子１３が、それぞれ接続されている。

【００２１】本例の縦型ＭＯＳＦＥＴ４０におけるオン
状態およびオフ状態の動作は、先に説明した従来の縦型
ＭＯＳＦＥＴとほぼ同様であるため、詳細な説明は省略
する。ここで、本例の縦型ＭＯＳＦＥＴ４０の特徴であ
るソース電極９に接続された第２ゲート電極７に着目す
ると、縦型ＭＯＳＦＥＴ４０のオフ状態において、ゲー
ト電圧が遮断されると、ゲート・ソース間電圧Ｖ_GSが低
下し、ソース層４からエピタキシャル層２へ注入される
多数キャリアの数が減少する。このために、空乏層が伸
長してエピタキシャル層２に蓄積された過剰キャリアを
掃き出すため、空乏層の伸長に伴ってソース・ドレイン
間電圧Ｖ_DSが上昇する。そして、ソース・ドレイン間電
圧Ｖ_DSの上昇に伴いゲート・ドレイン間容量Ｃ_DGが低下
するため、このゲート・ドレイン間容量Ｃ_DGを通じて変
位電流が第１，第２ゲート電極６，７へ流れる。ここ
で、変位電流は、ゲート・ドレイン間容量Ｃ_DGのゲート
酸化膜容量の領域を通じて流れるため、その多くはエピ
タキシャル層２にゲート酸化膜５を介して設置されてい
る第２ゲート電極７を介してソース電極９へ流される。
従って、本例の縦型ＭＯＳＦＥＴ４０においては、第１
ゲート電極６に流れる変位電流が抑制されるため、従来
の装置のように変位電流によってゲート・ソース間電圧
の変化が妨げられることがない。よって、ゲート電位の
変化が短期間で行われるため、素子の低駆動エネルギー
および低スイッチング損失を達成することができる。ま
た、ゲート電位の変化が短期間でスムーズに行われるた
め、ゲート・ドレイン間容量Ｃ_DGを低減させることがで
き、帰還容量が小さくなるのでよりスイッチング損失を
低減させることができる。

【００２２】〔実施例２〕図２は、本発明の実施例２に
係る縦型ＭＯＳＦＥＴの構成を示す断面図であり、図３
は、図２に示す縦型ＭＯＳＦＥＴの駆動回路を示す回路
図である。なお、図２において、図１に示す部分と同一
部分には同一参照符号を付し、その説明は省略する。こ
の縦型ＭＯＳＦＥＴ５０において、図１に示す縦型ＭＯ
ＳＦＥＴ４０と異なる点は、その第２ゲート電極７が第
２ゲート端子１４と接続されている点である。すなわ
ち、本例の縦型ＭＯＳＦＥＴ５０は、その第２ゲート電
極７が第１ゲート用ゲートパッドとは異なるゲートパッ
ドにより外部電極として取り出すことができるようにな
っている。

【００２３】このような構成の縦型ＭＯＳＦＥＴ５０
は、第１ゲート電極６と接続しているゲート端子１２
は、通常のゲート駆動回路１９の出力端子に接続されて
いる。この一方で、第２ゲート電極７に接続している第
２ゲート端子１４は、駆動回路電源１８の正電位側に接
続されている。従って、第２ゲート電極７は、交流的に
はソース電極９に接続されていることになり、スイッチ
ング時に生じる変位電流の多くをソース電極９にバイパ
ス制御して、ゲート電極６に流れる変位電流を抑制する
ことが可能なので、実施例１と同様な効果を得ることが
できる。ここで、本例の縦型ＭＯＳＦＥＴ５０において
は、第２ゲート電極７が駆動回路電源１８の正電位側に
接続されているため、オン状態において、第２ゲート電
極７の直下のエピタキシャル層２の表面側には電子の蓄
積層が形成されるので、オン電圧が上昇することもな
い。

【００２４】〔実施例３〕図４は、本発明の実施例３に
係る縦型ＭＯＳＦＥＴの構成を示す断面図である。な
お、図４において、図１に示す部分と同一部分には同一
参照符号を付し、その説明は省略する。この縦型ＭＯＳ
ＦＥＴ６０において、図１に示す縦型ＭＯＳＦＥＴ４０
と異なる点は、その第１ゲート電極６と第２ゲート電極
７との構造である。すなわち、本例の縦型ＭＯＳＦＥＴ
６０においては、一体に形成された第１，２ゲート電極
６，７が、高比抵抗領域により、それぞれの領域に分離
された構造となっている。

【００２５】このような構成の縦型ＭＯＳＦＥＴ６０に
おいては、その第２ゲート電極７を実施例１または実施
例２のように直接ソース電極９などに接続するのではな
く、第１，第２ゲート電極６，７の上部に形成される層
間絶縁膜８の膜厚さを薄く形成して第２ゲート電極７と
ソース電極９とを交流的に短絡する構造としている。

【００２６】従って、第２ゲート電極７とソース電極９
との電極間容量を増加させることができ、ゲート・ソー
ス間容量Ｃ_GSを通じて流れる変位電流に対してのインピ
ーダンスを低下させ、その結果として第１ゲート電極６
に流れる変位電流を減少させることができる。よって、
実施例１または実施例２と同様な効果を得ることができ
る。

【００２７】〔実施例４〕図５は、本発明の実施例４に
係る縦型ＭＯＳＦＥＴの構成を示す断面図である。な
お、図５において、図４に示す部分と同一部分には同一
参照符号を付し、その説明は省略する。この縦型ＭＯＳ
ＦＥＴ７０において、図４に示す縦型ＭＯＳＦＥＴ６０
と異なる点は、その第１，第２ゲート電極６，７の上部
にＳｉ窒化膜２１が形成され、このＳｉ窒化膜２１を介
して第２ゲート電極７にソース電極９が接続されている
点である。

【００２８】このような構成の縦型ＭＯＳＦＥＴ７０に
おいては、実施例３の縦型ＭＯＳＦＥＴ６０と同様に、
第２ゲート電極７とソース電極９との電極間容量を増加
させることができるため、その結果として第１ゲート電
極６に流れる変位電流を減少させることができ、低駆動
エネルギーおよび低スイッチング損失を実現することが
できる。さらに、本例の縦型ＭＯＳＦＥＴ７０において
は、第１ゲート電極６とソース電極９とを分離する層間
絶縁膜８の膜厚さを厚くすることができる。従って、ゲ
ート駆動エネルギーの増減に関与するゲート・ソース間
容量Ｃ_GSの増加を招来することもない。

【００２９】〔実施例５〕図６は、本発明の実施例５に
係る縦型ＭＯＳＦＥＴの構成を示す断面図である。な
お、図６において、図１に示す部分と同一部分には同一
参照符号を付し、その説明は省略する。この縦型ＭＯＳ
ＦＥＴ８０において、図１に示す縦型ＭＯＳＦＥＴ４０
と異なる点は、第２ゲート電極７に替わり、エピタキシ
ャル層２にＳｉ窒化膜２１を介して延設されたソース電
極９が設置されている点である。

【００３０】このような構成の縦型ＭＯＳＦＥＴ８０に
おいては、変位電流がＳｉ窒化膜２１を介して直接ソー
ス電極９に流れる構造となっているため、実施例１と同
様な効果を得ることができる。

【００３１】以上のとおり、本発明に係る絶縁ゲート型
半導体装置においては、素子のスイッチング時に生じる
変位電流をゲート電極以外にバイパス制御可能な構造と
なっているため、ゲート・ソース間電圧の変化を妨げる
ことがないので、低駆動エネルギーおよび低スイッチン
グ損失を実現したものである。そして、本発明の変位電
流バイパス手段によれば、エピタキシャル層の厚い高耐
圧用素子のスイッチング時においても、同等な効果を得
ることができるため、高耐圧で低スイッチング損失の素
子とすることができる。

【００３２】なお、実施例１ないし実施例５において
は、半導体基板などに対し、ソース電極とドレイン電極
が表面，裏面の関係で形成された、いわゆる縦型の半導
体装置について説明したが、これに限らず、ソース電極
とドレイン電極が半導体基板などの同じ面に形成され
た、いわゆる横型の半導体装置でも良いことは勿論であ
る。また、上記実施例においては、ｎチャネル型の半導
体装置について説明したが、それらの各領域が逆の導電
型であっても良い。そして、本発明に係る変位電流バイ
パス手段は、他の絶縁ゲート型半導体装置、たとえば、
伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）やＭＯＳゲート
サイリスタなどにも適用できる。

【００３３】

【発明の効果】以上のとおり、本発明に係る絶縁ゲート
型半導体装置においては、エピタキシャル層に絶縁膜を
介して設置した電流吸収手段を有していることに特徴が
ある。

【００３４】このことにより、本装置においては、その
スイッチング時にゲート・ドレイン間容量を通じて流れ
る変位電流を電流吸収手段において吸収し、ゲート電極
以外へバイパス制御することができる。従って、ゲート
電極に流れる変位電流が抑制されるため、ゲート・ソー
ス間電圧の変化が妨げられることがなく、ゲート電位の
変化が短期間で行われるので、素子の低駆動エネルギー
および低スイッチング損失を達成することができる。ま
た、ゲート電位の変化が短期間でスムーズに行われるた
め、ゲート・ドレイン間容量を低減させることができ、
帰還容量が小さくなるのでスイッチング損失をより低減
させることができる。

【００３５】また、このような構成の絶縁ゲート型半導
体装置において、その電流吸収電極を素子に導通電圧を
印加可能な駆動回路電源に接続した場合には、素子のオ
ン状態において、電流吸収電極の直下のエピタキシャル
層の表面側に電子の蓄積層が形成されるので、オン電圧
が上昇することもない。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。

【図２】本発明の実施例２に係る半導体装置の構成を示
す断面図である。

【図３】同半導体装置の駆動回路を示す回路図である。

【図４】本発明の実施例３に係る半導体装置の構成を示
す断面図である。

【図５】本発明の実施例４に係る半導体装置の構成を示
す断面図である。

【図６】本発明の実施例５に係る半導体装置の構成を示
す断面図である。

【図７】（ａ）は参考例の縦型ＭＯＳＦＥＴの構成を示
す断面図、（ｂ）は同縦型ＭＯＳＦＥＴの等価回路図で
ある。

【図８】図７に示す縦型ＭＯＳＦＥＴの電流電圧特性を
示すグラフ図である。

【図９】参考例の縦型ＭＯＳＦＥＴの構成を示す断面図
である。

【図１０】参考例の縦型ＭＯＳＦＥＴの構成を示す断面
図である。

【符号の説明】

１・・・半導体基板２・・・エピタキシャル層３・・・ベース層４・・・ソース層５・・・ゲート酸化膜６・・・第１ゲート電極７・・・第２ゲート電極８・・・層間絶縁膜９・・・ソース電極１０・・・ドレイン電極１１・・・ソース端子１２・・・ゲート端子１３・・・ドレイン端子１４・・・第２ゲート端子１８・・・駆動回路電源１９・・・ゲート駆動回路２１・・・Ｓｉ窒化膜４０，５０，６０，７０，８０・・・縦型ＭＯＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】第２導電型で低濃度のエピタキシャル層
の表面に、ドレイン電極が接続された第２導電型で高濃
度のドレイン層と対峙して、離散的に形成された第１導
電型のベース層と第２導電型のソース層を備えたＭＯＳ
部を有し、前記ベース層にゲート酸化膜を介して設置さ
れたゲート電極と、前記ソース層に接続されたソース電
極と、を有する半導体装置において、前記ＭＯＳ部に
は、前記エピタキシャル層に絶縁膜を介して設置された
電流吸収手段を有することを特徴とする絶縁ゲート型半
導体装置。
【請求項２】請求項１において、前記電流吸収手段
は、前記ソース電極と接続する電流吸収電極であること
を特徴とする絶縁ゲート型半導体装置。
【請求項３】請求項１において、前記電流吸収手段
は、外部端子と接続された電流吸収電極であることを特
徴とする絶縁ゲート型半導体装置。
【請求項４】請求項１において、前記電流吸収手段
は、前記ゲート電極に高比抵抗領域を介して隣接して形
成された電流吸収電極であって、この電流吸収電極は電
極間絶縁膜を介して前記ソース電極と交流的に接続され
ていることを特徴とする絶縁ゲート型半導体装置。
【請求項５】請求項２において、前記電流吸収電極
は、前記ソース電極が前記エピタキシャル層の表面上ま
で延設されてなることを特徴とする絶縁ゲート型半導体
装置。
【請求項６】請求項３において、前記外部端子は、前
記電流吸収電極に導通電圧を印加可能な駆動回路電源端
子であることを特徴とする絶縁ゲート型半導体装置。