JP3988573B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴに代わる有力な素子として、ドレイン領域にソース層とは逆の導電型層を設けることにより、高抵抗層に導電変調を起こさせてオン抵抗を下げるようにした、いわゆる絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略す）が広く使われている。
【０００３】
ＩＧＢＴは一般に図５のように形成されている。図５（ａ）はＩＧＢＴの上面図、図５（ｂ）はＩＧＢＴの断面図である。まず、コレクタ層となるｐ⁺ 基板１１にｎ^- 層１２が形成される。ｎ^- 層１２にはゲート絶縁膜の薄膜部３１ａを介してストライプ状の開口を有するゲート電極４１が形成されており、このゲート電極４１を拡散窓または拡散窓の一部として不純物の二重拡散を行うことにより、ｐ層２１とその端部にｎ⁺ 層２２が形成されている。ゲート電極４１下のｎ⁺ 層２２とｎ^- 層１２で挟まれたｐ層２１表面にはチャネル領域２３が存在する。ｎ⁺ 層２２とｐ層２１には、両方に接続するエミッタ電極４２が形成され、ｐ⁺ 基板１１にはコレクタ電極４３が形成される。エミッタ電極４２は層間絶縁膜３２でゲート電極４１から絶縁分離されている。
【０００４】
上記ＩＧＢＴは以下のように動作する。まず、ゲート電極４１に正電圧を印加すると、ｐ層２１内のチャネル領域２３がｎ型に反転し、ｎ⁺ 層２２からチャネル領域２３を通ってｎ^- 層１２に電子電流が流れる。すると、これに対してｐ⁺ 基板１１から正孔注入が起こり、ｎ^- 層１２にはキャリア蓄積による導電変調が起こる。
【０００５】
ｎ^- 層１２に注入された正孔電流はｎ⁺ 層２２下のｐ層２１を通り、エミッタ電極４２に抜ける。エミッタ電極４２はｎ⁺ 層２２とｐ層２１を短絡しているため、寄生のサイリスタ動作は阻止される。
【０００６】
上記ＩＧＢＴは、高耐圧化した場合にも、従来のパワーＭＯＳＦＥＴに比べて導電変調の効果として十分に低いオン電圧が得られるが、解決すべき課題も残されている。
【０００７】
その一つは、ＩＧＢＴの導通時に負荷が短絡した場合、ＭＯＳの飽和電流によって決まる大電流（飽和電流）が流れ、素子が破壊に至ることである。飽和電流に達したＩＧＢＴが破壊するまでの時間は短絡耐量と呼ばれるもので、次のように説明される。ＩＧＢＴにおいて負荷が短絡した場合、コレクタ−エミッタ間には電源電圧Ｖccがかかり、飽和電流Ｊｃ(sat) が流れる。この状態が続くとIGBTはＶcc×Ｊｃ(sat)×時間ｔ(短絡耐量)のジュール熱により破壊する。
【０００８】
従来この防止策として、ｎ⁺ 層２２の幅を小さくし、飽和電流Ｊｃ(sat) を小さくすることを目的としたＩＧＢＴが特開昭６１−１６４２６３号により提案されていた。
【０００９】
【発明が解決しようとする課題】
上記公知技術は、ｎ⁺ エミッタ層を長手方向に断続的に形成することにより、チャネル幅Ｗを小さくし、次式で決定される短絡時の飽和電流Ｊｃ(sat) を小さくすることで短絡耐量を向上させるものである。
【００１０】
【数１】
Ｊｃ(sat)∝（Ｗ／Ｌch）*（１／Ｄ）*（Ｖg−Ｖth）² …（１）
ここで、Ｗはチャネル幅、Ｌchはチャネル長、Ｄはゲート絶縁膜厚、Ｖg はゲート電圧、Ｖthはしきい値電圧である。
【００１１】
しかし、この方法でチャネル幅Ｗを小さくすると、ＩＧＢＴのスイッチング時に、導通に寄与せずｎ⁺ エミッタ層が形成されていない領域の入力容量にも充放電する必要がある。このために、短絡耐量の向上と同時にスイッチングスピードを速くすることはできない。
【００１２】
そこで本発明は、短絡耐量を改善すると同時にスイッチングスピードを高速化できるＩＧＢＴを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成する本発明の特徴は、絶縁ゲート型バイポーラトランジスタにおいて、チャネル領域上のゲート絶縁膜を部分的に厚くすることで、チャネル幅Ｗを小さくすると同時に入力容量を低減した構造にある。
【００１４】
本発明によれば、チャネル領域上のゲート絶縁膜を部分的に厚くすることにより、この部分のチャネルがｎ型に反転することを防ぐため、実質的チャネル幅Ｗを小さくできる。従って、上述したように飽和電流Ｊｃ(sat) が小さくなり、短絡耐量が大幅に向上することになる。しかも、チャネル領域上のゲート絶縁膜を厚くするということは、それに反比例して入力容量が低減されることになるため、ＩＧＢＴ動作に必要なゲート電荷量が低減でき、スイッチングスピードも速くすることができる。
【００１５】
【発明の実施の形態】
図１を参照しながら本発明の実施例を説明する。図１（ａ）は上面図であり、図１（ｂ）は断面図である。
【００１６】
図１に示すＩＧＢＴは次のように形成されている。ｐ⁺基板１１にｎ^-層１２が形成されている。このｎ^- 層１２にゲート絶縁膜の薄膜部３１ａと厚膜部３１ｂを介してストライプ状の開口を有するゲート電極４１が形成されており、このゲート電極４１を拡散窓または拡散窓の一部として不純物の拡散を行うことにより、ｐ層２１が形成されている。また、その端部にはｎ⁺ 層２２が形成されている。ｎ⁺ 層２２とｐ層２１はエミッタ電極４２と接続しており、ｐ⁺ 基板１１はコレクタ電極４３と接続している。エミッタ電極４２は層間絶縁膜３２によりゲート電極４１とは絶縁分離されている。
【００１７】
本実施例では図１（ａ）に示すように、薄膜部３１ａと厚膜部３１ｂが長手方向に交互に配置されている。厚膜部３１ｂの厚さは薄膜部３１ａの約８倍であるが、その厚さは、ＩＧＢＴ動作時に薄膜部３１ａ下のｐ層内チャネル領域２３がｎ型に反転する際にも、ｎ型に反転しない厚みであれば問題ない。本構成とすることにより、チャネル幅が約１／２に低減できるので、飽和電流が低減し、短絡耐量が従来の２倍に向上できる。さらに、入力容量が約１／２に低減できるので、スイッチングスピードを速くすることが可能となった。本実施例の構成とすれば単位面積当たりのチャネル幅を小さくし、飽和電流を低減することにより、短絡耐量を大幅に改善でき、かつスイッチングスピードを速くすることができる。さらに、本構造は入力容量を低減しているので、スイッチング時にノイズを発生しにくくできるという利点も持ち合わせている。
【００１８】
次に本実施例の効果を具体的数値を用いて説明する。３１ａの厚さは通常用いられる０.１μｍ とし、３１ｂは０.８μｍ とした。３１ａ，３１ｂの長手方向の寸法をそれぞれＬａｙ，Ｌｂｙとし、その比率を振って短絡耐量とターンオンスピードの関係を評価した。結果を示した図２からＬｂ＝０の時と比較すると、Ｌｂｙ／（Ｌａｙ＋Ｌｂｙ）＝０.５では約２.０倍、Ｌｂｙ／(Ｌａｙ＋Ｌｂｙ)＝０.７５では約２.５倍に短絡耐量が向上し、かつスイッチングスピードはそれぞれ、約０.８倍と約０.７５倍に速くなっていることがわかる。
【００１９】
次に本発明の他の実施例である図３について説明する。図３（ａ）は上面図であり、図３（ｂ）は断面図である。この構造はｎ^- 層１２と接するゲート絶縁膜の大部分を厚膜部３１ｂとしたことを特徴としている。即ち、厚膜部３１ｂとｎ^- 層１２が接している面積は、薄膜部３１ａとｎ^- 層１２が接している面積よりも広い。本構造では図１に比較して、チャネル幅は同等であるため、短絡耐量の向上は同程度であるが、入力容量をさらに低減しているため、図１の実施例に比較し更なるスイッチングスピードの高速化が達成できる。
【００２０】
本発明の他の実施例について図４を用いて説明する。図４（ａ）は上面図であり、図４（ｂ）は断面図である。この構造はｎ⁺ 層２２と接するゲート絶縁膜をすべて薄膜部３１ａとしたことを特徴としている。この構造では、図３の実施例に比較して、入力容量がわずかに増加し、スイッチングスピードの高速化は抑えられるが、ｎ⁺ 層２２と接するゲート絶縁膜がすべて同等の厚さとなるために、その上に形成される層間絶縁膜３２とエミッタ電極４２のカバレジ性が良くなり、製造プロセスの上で容易に製作可能となる。但し、この構造には３１ａの横方向寸法Ｌａｘに以下の制限が必要となる。すなわち、ｐ層２１の横方向拡散深さＸｊとの間でＬａｘ＜Ｘｊの関係を満足する必要がある。すなわち、Ｌａｘ≧Ｘｊとなると、ｐ層２１上のゲート絶縁膜がすべて薄膜部３１ａとなり、ｐ層２１がＩＧＢＴ動作時に全てｎ型に反転し、チャネル幅の低減効果が失われてしまうからである。
【００２１】
以上は本発明の代表的な実施例を例に挙げて説明したが、本発明はこれに限らず種々の変形が可能である。
【００２２】
【発明の効果】
本発明によれば、チャネル上のゲート絶縁膜を部分的に厚くし、チャネル幅を小さくすることにより、短絡耐量を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明ＩＧＢＴの一実施例を示す模式図である。
【図２】図１に示した実施例の効果を説明するための短絡耐量とターンオンスピードのＬｂｙ／（Ｌａｙ＋Ｌｂｙ）依存性を示すグラフである。
【図３】本発明ＩＧＢＴの他の実施例を示す模式図である。
【図４】本発明ＩＧＢＴの他の実施例を示す模式図である。
【図５】従来型ＩＧＢＴの模式図である。
【符号の説明】
１１…ｐ⁺ 基板、１２…ｎ^- 層、２１…ｐ層、２２…ｎ⁺ 層、２３…ｐ層内チャネル領域、３１ａ…ゲート絶縁膜の薄膜部、３１ｂ…ゲート絶縁膜の厚膜部、３２…層間絶縁膜、４１…ゲート電極、４２…エミッタ電極、４３…コレクタ電極、Ｌａｘ…３１ａの横方向寸法、Ｌａｙ…３１ａの長手方向寸法、Ｌｂｙ…３１ｂの長手方向寸法、Ｘｊ…ｐ層２１の横方向拡散深さ。

Claims (2)

1. 一対の主表面を有する第１導電型の第１の半導体層と、該第１の半導体層の一方の主表面に接する第２導電型の第２の半導体層と、前記第１の半導体層の他方の主表面に露出する複数の第２導電型の第３の半導体層と、該第３の半導体層内に位置し前記第１の半導体層の他方の主表面に露出する複数の第１導電型の第４の半導体層と、前記第１の半導体層と第４の半導体層とに挟まれた前記第３の半導体層の領域全体に形成されるチャンネル領域と、該チャンネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第３の半導体層と第４の半導体層との双方に電気的に接続されたエミッタ電極と、前記第２の半導体層に電気的に接続されたコレクタ電極とを備えた絶縁ゲート型バイポーラトランジスタにおいて、
   前記ゲート絶縁膜は、前記ゲート電極の長手方向に厚膜部と薄膜部の少なくとも２種類の膜厚部に分かれて配置され、前記ゲート絶縁膜の厚膜部は、前記チャンネル領域上の少なくとも一部に形成され、かつ、ゲート電圧が印加されてもチャンネルが形成されない厚みであることを特徴とする絶縁ゲート型バイポーラトランジスタ。
2. 一対の主表面を有する第１導電型の第１の半導体層と、該第１の半導体層の一方の主表面に接する第２導電型の第２の半導体層と、前記第１の半導体層の他方の主表面に露出する複数の第２導電型の第３の半導体層と、該第３の半導体層内に位置し前記第１の半導体層の他方の主表面に露出する複数の第１導電型の第４の半導体層と、前記第１の半導体層と第４の半導体層とに挟まれた前記第３の半導体層の領域全体に形成されるチャンネル領域と、該チャンネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第３の半導体層と第４の半導体層との双方に電気的に接続されたエミッタ電極と、前記第２の半導体層に電気的に接続されたコレクタ電極とを備えた絶縁ゲート型バイポーラトランジスタにおいて、
   前記ゲート絶縁膜は、厚膜部と薄膜部の少なくとも２種類の膜厚を有し、前記ゲート絶縁膜の厚膜部は、前記チャンネル領域上の少なくとも一部に形成され、かつ、ゲート電圧が印加されてもチャンネルが形成されない厚みであって、前記厚膜部が前記第１の半導体層表面と接している面積は、前記薄膜部が前記第１の半導体層表面と接している面積よりも広いことを特徴とする絶縁ゲート型バイポーラトランジスタ。

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