TW202322400A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種能夠兼顧高耐壓化與低導通電阻化的LDMOS電晶體。本發明的LDMOS電晶體包括：P型主體區域6，形成於半導體基板1的主面；N型源極區域9；N型漂移區域7；N型汲極區域10；閘極電極13，隔著閘極絕緣膜12所形成；第一場板13，隔著第一絕緣膜8形成於漂移區域上；多個第二場板16a、19a，與源極區域或閘極電極相接，隔著第二絕緣膜14形成於第一場板上；P型第一埋入區域4；及P型第二埋入區域5，具有較第一埋入區域的雜質濃度更小的雜質濃度。第一場板及第二場板隨著成為上層，與汲極區域的半導體基板平面方向的距離變小，第一埋入區域及第二埋入區域與汲極區域的距離LB1、距離LB2滿足特定的關係。

Description

半導體裝置
本發明是有關於一種半導體裝置的結構，尤其是有關於一種應用於要求100 V以上的高耐壓的高耐壓橫向擴散金屬氧化物半導體（Laterally-Diffused Metal-Oxide Semiconductor，LDMOS）電晶體而有效的技術。
作為以車載用螺線管、風扇馬達等的電感器或壓電元件等電容元件作為負載的驅動電路中所使用的電晶體，有於半導體基板上形成且耐壓約為30 V以上的LDMOS（Lateral Double-diffused MOS）電晶體。
於該LDMOS電晶體中，為了確保高耐壓並且實現低導通電阻，已知有如下的電晶體結構，其增大電流所流經的漂移區域的雜質濃度，並且於漂移區域的下部設置有導電型與漂移區域相反的雜質層（埋入層）（專利文獻1）。
於圖8所示的該現有型的N型LDMOS電晶體400中，P型埋入層4於N型漂移區域7的下方自P型主體區域延伸，並且於漂移區域7上的絕緣層8上設置有閘極電極13的第一場板、及包含形成於第一場板上的層間絕緣膜14、層間絕緣膜17上的多個配線層的第二場板16a、第二場板19a。並且，P型埋入層4距汲極10的距離LB被設計為小於第一場板距汲極的距離LF1，並大於構成第二場板的上層配線層19a距汲極的距離LF3。
藉由該結構，即便於將漂移區域7的雜質濃度設為1e16/cm 3以上的相對較高的濃度的情況下，於電晶體的斷開狀態下的漂移區域7亦不會發生電場的集中，而能夠使電位位能變得均勻。其結果為，可獲得兼顧高耐壓與低導通電阻的電晶體特性。 [現有技術文獻]
[專利文獻1]日本專利特開2020-98883號公報
[發明所欲解決之課題] 然而，於所述專利文獻1所記載的N型LDMOS電晶體中，雖然於斷開狀態時可獲得相對較高的耐壓，但於電晶體為導通狀態時的汲極電流的飽和區域內，表現出電流未飽和而與源極-汲極間電壓（Vds）的增大一起增大的特性。
圖9表示圖8所示的N型LDMOS電晶體的導通/斷開狀態下的汲極電流（Ids）的Vds依存性。於對閘極施加電壓的導通狀態下，汲極電流被分為Ids相對於Vds而線性變化的線性區域（區域1）、相對於Vds而Ids的變化小的飽和區域（區域2）、相對於Vds而Ids大幅變化的雪崩區域（區域3），於飽和區域（區域2）內，存在Vds隨著Vds增大而一起緩慢增大的區域（區域2b）。該區域是自相對於斷開耐壓（BVoff）的電壓而相對較低的Vds產生。於將此種特性的電晶體用於電流鏡電路的情況下，鏡比根據電流量而變化。
又，本電晶體如圖9所示，成為相對於Vds而Ids大幅變化的雪崩區域（區域3）的Vds亦相對於BVoff而變得相對較小。
因此，例如於電感器成為負載的驅動電路等中，當在自斷開狀態成為導通狀態的過渡期間施加高的Vds而電晶體成為雪崩區域（區域3）時，存在大的汲極電流流經而元件被破壞的問題。
進而，於使用本電晶體的驅動電路中，在切換動作時過渡性地通過區域2b的飽和區域的運作條件的情況下，會產生電晶體的特性隨時間一起變化的可靠性的問題。
因此，本發明的目的在於提供一種高耐壓LDMOS場效電晶體，其為能夠兼顧高耐壓化與低導通電阻化的高性能的高耐壓LDMOS場效電晶體。
具體而言，提供一種電晶體，其具有如下的電流特性：於具有斷開耐壓與低導通電阻特性的高耐壓LDMOS電晶體的汲極電流的飽和區域中，汲極電流的源極-汲極間電壓依存性小。
又，本發明的另一目的在於提供一種電晶體，其具有如下的特性：於具有斷開耐壓與低導通電阻特性的高耐壓LDMOS電晶體的汲極電流的雪崩區域中，汲極電流開始急遽增大的源極-汲極間電壓大。
又，本發明的另一目的在於提供一種導通電阻等特性的時間變化小且具有高的可靠性特性的電晶體。 [解決課題之手段]
為了解決所述課題，本發明的特徵在於包括：第一導電型的主體區域，形成於半導體基板的主面；第二導電型的源極區域，形成於所述主體區域的表面；第二導電型的漂移區域，以與所述主體區域相接的方式形成；第二導電型的汲極區域，形成於所述漂移區域上；閘極電極，隔著閘極絕緣膜形成於所述源極區域與所述漂移區域之間的所述主體區域及所述源極區域側的所述漂移區域上；第一場板，自所述閘極電極向所述汲極區域方向延伸，隔著第一絕緣膜形成於所述漂移區域上；第二場板，與所述源極區域或所述閘極電極相接，隔著第二絕緣膜形成於所述第一場板上，且包含多個配線層；第一導電型的第一埋入區域，與所述主體區域相接，形成於所述漂移區域的下方；及第一導電型的第二埋入區域，鄰接於所述第一埋入區域，具有較於所述漂移區域的下方沿著所述汲極區域方向延伸所形成的所述第一埋入區域的雜質濃度更小的雜質濃度，於構成所述第二場板的多個配線層中，位於上層的配線層與所述汲極區域的距離短於位於下層的配線層與所述汲極區域的距離，位於最下層的配線層與所述汲極區域的距離短於所述第一場板與所述汲極區域的距離，所述最上層的配線層與所述汲極區域的距離短於所述第二埋入區域與所述汲極區域的距離，所述第一場板與所述汲極區域的距離長於所述第一埋入區域與所述汲極區域的距離。 [發明的效果]
根據本發明，於高耐壓LDMOS場效電晶體中，可實現能夠兼顧高耐壓化與低導通電阻化的高性能的高耐壓LDMOS場效電晶體。
根據本發明，能夠實現具有如下電流特性的電晶體：於具有斷開耐壓與低導通電阻特性的LDMOS電晶體的汲極電流的飽和區域中，汲極電流的源極-汲極間電壓依存性小。
又，根據本發明，能夠實現具有如下特性的電晶體：具有斷開耐壓與低導通電阻特性的LDMOS電晶體的汲極電流開始急遽增大的雪崩區域（區域3）的源極-汲極間電壓大。
又，根據本發明，能夠實現導通電阻等電晶體特性的時間變化小且具有高可靠性的電晶體。
所述以外的課題、結構及效果藉由以下實施方式的說明而明瞭。
以下，使用圖式對本發明的實施例進行說明。再者，於各圖式中對相同的結構標註相同的符號，關於重複的部分，省略其詳細說明。 [實施例1]
參照圖1至圖4，對本發明的第一實施方式的半導體裝置進行說明。
如圖1所示，本實施例的半導體裝置為N型LDMOS電晶體100，其形成於SOI（Silicon on Insulator，絕緣層上矽）半導體基板上，該SOI半導體基板於P型的半導體基板1上形成有絕緣層2，於絕緣層2上形成有P型的半導體層3。
於SOI半導體基板中，成為第一埋入區域4的例如雜質濃度為4e16/cm 3的P型半導體層與形成於SOI半導體基板上的P型半導體層的P主體區域6連接而形成，沿著與基板主平面平行的方向於第一埋入區域4相鄰存在成為第二埋入區域5的P型半導體層。圖2表示圖1的虛線A-A'上的與基板主平面平行的方向的雜質濃度分布。第二埋入區域5的雜質濃度例如為2e16/cm 3，被設定為相對於第一埋入區域4的雜質濃度而處於1/3至2/3的範圍內。
又，鄰接於P主體區域6而於第一埋入區域4與第二埋入區域5的上部形成有包含雜質濃度例如為5e16/cm 3的N型半導體層的漂移區域7，於P主體區域6的表面形成有N型半導體層的源極區域9與P主體連接區域11。又，於N型漂移區域7上形成有N型汲極區域10。並且，鄰接於源極區域9而於SOI半導體基板上形成有包含絕緣層的閘極氧化膜12，於P主體區域6的一部分及漂移區域7的源極區域9側的一部分上隔著閘極氧化膜12而形成有包含N型多晶矽的閘極電極13。
進而，於漂移區域7上形成有包含絕緣層8的淺溝隔離（Shallow Trench Isolation，STI），閘極電極13沿著STI上的一部分延伸而構成第一場板13。
繼而，於SOI半導體基板上堆積有層間絕緣膜14，其一部分被開孔而於源極區域9與P主體連接區域11上形成有包含鋁（Al）等金屬層的觸點15a，且於汲極區域10上形成有觸點15b。
並且，於層間絕緣膜14上形成有包含鋁（Al）等金屬層的第一配線層16a、第一配線層16b，與觸點15a、觸點15b分別連接。連接於觸點15a的第一配線層16a構成源極電極，並且沿著汲極區域方向延伸而構成第二場板。
進而，於第一配線層16a、第一配線層16b上堆積有層間絕緣膜17，其一部分被開孔而於第一配線層16a、第一配線層16b上分別形成有包含鋁（Al）等金屬層的配線連接孔18a、配線連接孔18b。並且，於層間絕緣膜17上形成有包含鋁（Al）等金屬層的第二配線層19a、第二配線層19b，與配線連接孔18a、配線連接孔18b分別連接。連接於配線連接孔18a的第二配線層19a構成源極電極，並且沿著汲極區域方向延伸而構成第二場板。
此處，如圖1所示，於將第一場板13與汲極區域10的半導體基板平面方向的距離設為LF1，將包含第一配線層的第二場板16a與汲極區域10的半導體基板平面方向的距離設為LF2，將包含第二配線層的第二場板19a與汲極區域10的半導體基板平面方向的距離設為LF3時，LF1、LF2、LF3滿足式（1）的關係。 [數1]
LF1＞LF2＞LF3 ･･･（1）
即，第一場板及第二場板（13、16a、19a）隨著成為上層，與汲極區域10的半導體基板平面方向的距離變小。
又，於將第一埋入區域4與汲極區域10的半導體基板平面方向的距離設為LB1，將第二埋入區域5與汲極區域10的半導體基板平面方向的距離設為LB2時，LB1、LB2、LF1、LF3滿足式（2）、式（3）的關係。 [數2]
LF1＞LB1 ･･･（2） [數3]
LB2＞LF3 ･･･（3）
即，滿足如下關係：第一埋入區域及第二埋入區域（4、5）與汲極區域10的距離LB1、距離LB2小於第一場板13與汲極區域10的距離LF1，且大於位於最上層的配線的第二場板19a與汲極區域10的距離LF3。
藉由該結構，電晶體100為導通狀態下的飽和電流特性如圖3所示，能夠減小飽和區域（區域2）中的汲極電流（Ids）的Vds依存性。又，能夠將成為Ids與Vds一起大幅增大的雪崩區域（區域3）的Vds電壓設為接近斷開耐壓（BVoff）的值。
繼而，對可獲得此種特性的理由進行說明。圖4表示電晶體100的閘極、源極間被施加5 V、源極-汲極間的電壓（Vds）被施加300 V的相對較高的電壓而汲極電流處於飽和區域（區域2）時的電位位能分布。雖然漂移區域7的雜質濃度為5e16/cm 3，相對較高，但藉由第一場板13、第二場板（16a、19a）、及第一埋入層、第二埋入層（4、5）的降低表面電場效應，漂移區域7的電位位能分布不存在電場局部集中的情況。又，於圖8的現有結構的電晶體400中，如圖10所示，埋入層4的電位位能並不均勻，電場向靠近汲極區域10的方向集中，與此相對，電位位能於第一埋入層4與第二埋入層5內均勻分布，電場集中受到抑制。因此，衝擊離子化現象引起的雪崩電流受到抑制，結果，飽和區域（區域2）中的汲極電流（Ids）的Vds依存性小，能夠提高雪崩區域（區域3）開始的Vds。
再者，為了使漂移區域7中的電位位能更均勻而獲得更高的耐壓，更理想的是以成為式（4）所賦予的關係的方式構成，但不限於此。 [數4]
LB1＞LF2＞LB2 ･･･（4）
再者，於本實施例中，第二場板16a與N型源極區域9（主體區域6）電性連接，但於與閘極電極及第一場板13電性連接的情況下亦可獲得同樣的效果。
又，本實施例中已對N型MOS電晶體中的例子進行了說明，但P型MOS電晶體亦可獲得同樣的效果。
進而，即便於在N型MOS電晶體的N型汲極區域10中，設置PN接合結構而製成絕緣閘雙極性電晶體（insulated gate bipolar transistor，IGBT）的結構的情況下，藉由抑制漂移區域的電場集中，亦可將元件尺寸小型化，並且謀求高耐壓化。於該情況下，於圖1所示的結構中，N型源極區域9成為「射極區域」，N型汲極區域10成為「集極區域」。 [實施例2]
參照圖5，對於本發明的第二實施方式的半導體裝置，主要以與第一實施方式的差異為中心進行說明。
不同於第一實施方式的方面在於N型LDMOS電晶體200於第二配線層（19a、19b）上堆積有層間絕緣膜20，朝向層間絕緣膜20開孔的配線連接孔（21a、21b）連接於第二配線層（19a、19b），於層間絕緣膜20上形成有第三配線層（22a、22b）。成為源極電極的第三配線層22a沿著汲極區域10方向延伸而構成第二場板。
此處，如圖5所示，於將包含第三配線的第二場板22a與汲極區域10的半導體基板平面方向的距離設為LF4時，LF1、LF2、LF3、LF4滿足式（5）的關係。 [數5]
LF1＞LF2＞LF3＞LF4 ･･･（5）
即，第一場板13及第二場板（16a、19a、22a）隨著成為上層，與汲極區域10的半導體基板平面方向的距離變小。
又，LF1、LB1、LB2、LF4滿足式（2）、式（6）的關係。 [數2]
LF1＞LB1 ･･･（2） [數6]
LB2＞LF4 ･･･（6）
即，第一埋入區域及第二埋入區域（4、5）與汲極區域10的距離LB1、距離LB2滿足小於第一場板13與汲極10的距離LF1，且大於位於最上層的配線的第二場板22a與汲極區域10的距離LF4的關係。
藉由該結構，於相較於第一實施方式的電晶體100而能夠使漂移區域7中的電位位能分布更均勻、耐壓更高的電晶體中，如圖3所示，能夠獲得汲極電流（Ids）的Vds依存性小的飽和電流特性。 [實施例3]
參照圖6，對於本發明的第三實施方式的半導體裝置，主要以與第二實施方式的差異為中心進行說明。
不同於第二實施方式的方面在於在N型LDMOS電晶體300中，於半導體基板中，包含P型半導體層的第三埋入區域23鄰接於第二埋入區域5而設置於漂移區域7下。圖7表示圖6的虛線B-B'上的與基板主平面平行的方向的雜質濃度分布，第三埋入區域的23的雜質濃度例如為1e16/cm 3，相對於第二埋入區域5的雜質濃度而成為1/3～2/3左右。
又，如圖6所示，於將第三埋入區域23與汲極區域10的半導體基板平面方向的距離設為LB3時，LB1、LB3、LF1、LF4滿足式（2）、式（7）的關係。 [數2]
LF1＞LB1 ･･･（2） [數7]
LB3＞LF4 ･･･（7）
藉由該結構，於相較於第二實施方式的電晶體200而能夠使埋入區域（4、5、23）中的電位位能分布更均勻、耐壓高的電晶體中，能夠獲得汲極電流（Ids）的Vds依存性更小的飽和電流特性。
再者，為了使漂移區域7中的電位位能更均勻、獲得更高的耐壓，理想的是以成為式（8）所賦予的關係的方式構成，但不限於此。 [數8]
LB1＞LF2＞LB2＞LF3＞LB3＞LF4 ･･･（8）
再者，本發明並不限定於所述實施例，還包括各種變形例。例如所述實施例為了容易理解地說明本發明而進行了詳細說明，但未必限定於包括所說明的全部結構者。又，可將某實施例的結構的一部分置換為其他實施例的結構，又，亦可對某實施例的結構附加其他實施例的結構。又，對於各實施例的結構的一部分，可追加、刪除、置換其他結構。
1:P型（半導體）基板 2:絕緣層 3:P型半導體層 4:第一埋入區域 5:第二埋入區域 6:P主體區域 7:漂移區域 8:STI 9:源極區域 10:汲極區域 11:P主體連接區域 12:閘極氧化膜 13:閘極電極（第一場板） 14、17、20:層間絕緣膜 15a、15b:觸點 16a:第一配線層（源極電極、第二場板） 16b:第一配線層（汲極電極） 18a、18b、21a、21b:配線連接孔 19a:第二配線層（源極電極、第二場板） 19b:第二配線層（汲極電極） 22a:最上層配線層（源極電極、第二場板） 22b:最上層配線層（汲極電極） 23:第三埋入區域 100:第一實施例的N型LDMOS電晶體 200:第二實施例的N型LDMOS電晶體 300:第三實施例的N型LDMOS電晶體 400:現有結構的N型LDMOS電晶體 LB:P型埋入層距汲極的距離 LB1:第一埋入區域與汲極區域的半導體基板平面方向的距離 LB2:第二埋入區域與汲極區域的半導體基板平面方向的距離 LB3:第三埋入區域與汲極區域的半導體基板平面方向的距離 LF1:第一場板與汲極區域的半導體基板平面方向的距離 LF2:包含第一配線層的第二場板與汲極區域的半導體基板平面方向的距離 LF3:包含第二配線層的第二場板與汲極區域的半導體基板平面方向的距離 LF4:包含第三配線的第二場板與汲極區域的半導體基板平面方向的距離
圖1是表示本發明的第一實施方式的半導體裝置的剖面結構的圖。 圖2是表示圖1的半導體裝置的虛線A-A'上的與基板主平面平行的方向的雜質濃度分布的圖。 圖3是表示現有的半導體裝置的汲極電流特性的圖。 圖4是表示本發明的第一實施方式的半導體裝置的導通狀態時的等電位位能分布的圖。 圖5是表示本發明的第二實施方式的半導體裝置的剖面結構的圖。 圖6是表示本發明的第三實施方式的半導體裝置的剖面結構的圖。 圖7是表示圖6的半導體裝置的虛線B-B'上的與基板主平面平行的方向的雜質濃度分布的圖。 圖8是表示現有的半導體裝置的剖面結構的圖。 圖9是表示現有的半導體裝置的汲極電流特性的圖。 圖10是表示現有的半導體裝置的導通狀態時的等電位位能分布的圖。
1:P型(半導體)基板
2:絕緣層
3:P型半導體層
4:第一埋入區域
5:第二埋入區域
6:P主體區域
7:漂移區域
8:STI
9:源極區域
10:汲極區域
11:P主體連接區域
12:閘極氧化膜
13:閘極電極(第一場板)
14、17:層間絕緣膜
15a、15b:觸點
16a:第一配線層(源極電極、第二場板)
16b:第一配線層(汲極電極)
18a、18b:配線連接孔
19a:第二配線層(源極電極、第二場板)
19b:第二配線層(汲極電極)
100:第一實施例的N型LDMOS電晶體
LB1:第一埋入區域與汲極區域的半導體基板平面方向的距離
LB2:第二埋入區域與汲極區域的半導體基板平面方向的距離
LF1:第一場板與汲極區域的半導體基板平面方向的距離
LF2:包含第一配線層的第二場板與汲極區域的半導體基板平面方向的距離
LF3:包含第二配線層的第二場板與汲極區域的半導體基板平面方向的距離

Claims (6)

  1. 一種半導體裝置，其特徵在於包括： 第一導電型的主體區域，形成於半導體基板的主面； 第二導電型的源極區域，形成於所述主體區域的表面； 第二導電型的漂移區域，以與所述主體區域相接的方式形成； 第二導電型的汲極區域，形成於所述漂移區域上； 閘極電極，隔著閘極絕緣膜形成於所述源極區域與所述漂移區域之間的所述主體區域及所述源極區域側的所述漂移區域上； 第一場板，自所述閘極電極向所述汲極區域方向延伸，隔著第一絕緣膜形成於所述漂移區域上； 第二場板，與所述源極區域或所述閘極電極相接，隔著第二絕緣膜形成於所述第一場板上，且包含多個配線層； 第一導電型的第一埋入區域，與所述主體區域相接，形成於所述漂移區域的下方；以及 第一導電型的第二埋入區域，鄰接於所述第一埋入區域，具有較於所述漂移區域的下方沿著所述汲極區域方向延伸所形成的所述第一埋入區域的雜質濃度更小的雜質濃度， 於構成所述第二場板的多個配線層中，位於上層的配線層與所述汲極區域的距離短於位於下層的配線層與所述汲極區域的距離，位於最下層的配線層與所述汲極區域的距離短於所述第一場板與所述汲極區域的距離， 所述最上層的配線層與所述汲極區域的距離短於所述第二埋入區域與所述汲極區域的距離， 所述第一場板與所述汲極區域的距離長於所述第一埋入區域與所述汲極區域的距離。
  2. 如請求項1所述的半導體裝置，其中所述漂移區域的雜質濃度大於1e10 16/cm 3，所述第一埋入區域的雜質濃度大於1e10 16/cm 3， 所述第二埋入區域的雜質濃度被設定為所述第一埋入區域的雜質濃度的1/3至2/3的值。
  3. 如請求項1或請求項2所述的半導體裝置，其中於構成所述第二場板的多個配線層中， 位於最下層的配線層與所述汲極區域的距離小於所述第一埋入區域與所述汲極區域的距離，且 大於所述第二埋入區域與所述汲極區域的距離。
  4. 如請求項3所述的半導體裝置，其包括： 第一導電型的第三埋入區域，鄰接於所述第二埋入區域，具有較於所述漂移區域的下方沿著所述汲極區域方向延伸所形成的所述第二埋入區域的雜質濃度更小的雜質濃度， 於構成所述第二場板的配線層中，所述第三埋入區域與所述汲極區域的距離大於位於最上層的配線層與所述汲極區域的距離。
  5. 如請求項4所述的半導體裝置，其中所述第三埋入區域的雜質濃度被設定為所述第二埋入區域的雜質濃度的1/3至2/3的值。
  6. 如請求項1至請求項5所述的半導體裝置，其中所述半導體基板包含絕緣層上矽基板，所述絕緣層上矽基板於半導體層中具有埋入絕緣層。
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