JP3755231B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタに関する。
【0002】
【従来の技術】
近年、パワーMOSFETに代わる有力な素子として、ドレイン領域にソース層とは逆の導電型層を設けることにより、高抵抗層に導電変調を起こさせてオン抵抗を下げるようにした、いわゆる絶縁ゲート型バイポーラトランジスタ(以下IGBTと略す)が広く使われている。
【0003】
IGBTは一般に図5のように形成されている。まず、コレクタ層となるp+ 基板11にn+ 低抵抗バッファ層12を介してn- 層13が形成される。n- 層13にはゲート絶縁膜31を介してストライプ状の開口を有するゲート電極41が形成されており、このゲート電極41を拡散窓または拡散窓の一部として不純物の二重拡散を行うことにより、p層21とその端部にn+ 層22が形成されている。ゲート電極下のn+ 層22とn- 層で挟まれたp層21表面にはチャネル領域24が存在する。さらに、p層21内にp+ 層23が形成されている。n+ 層22とp+ 層23には、両方に接続するエミッタ電極42が形成され、p+ 基板11にはコレクタ電極43が形成される。エミッタ電極42は層間絶縁膜32でゲート電極41から絶縁分離されている。
【0004】
このIGBTは以下のように動作する。まず、ゲート電極41に正電圧を印加すると、p層21内のチャネル領域24がn型に反転し、n+ 層22からチャネル領域を通ってn- 層13に電子電流が流れる。すると、これに対してp+ 基板11から正孔注入が起こり、n- 層13にはキャリア蓄積による導電変調が起こる。
【0005】
n- 層13に注入された正孔電流はn+ 層22下のp層21を通り、エミッタ電極42に抜ける。エミッタ電極42はn+ 層22とp層21を短絡しているため、寄生のサイリスタ動作は阻止される。
【0006】
このIGBTは、高耐圧化した場合にも、従来のパワーMOSFETに比べて導電変調の効果として十分に低いオン電圧が得られるが、解決すべき問題点も残されている。
【0007】
その一つは、IGBTの導通時に負荷が短絡した場合、MOSの飽和電流によって決まる大電流(飽和電流)が流れ、素子が破壊に至る問題である。飽和電流に達したIGBTが破壊するまでの時間は短絡耐量と呼ばれるもので、次のように説明される。IGBTにおいて負荷が短絡した場合、コレクタ−エミッタ間には電源電圧Vccがかかり、飽和電流Jc(sat)が流れる。この状態が続くとIGBTはVcc×Jc(sat)×時間tのジュール熱により破壊する。
【0008】
従来この防止策として、n+ 層22の幅を小さくし、飽和電流Jc(sat)を小さくすることを目的としたIGBTが特開昭61−164263号公報に記載されている。
【0009】
【発明が解決しようとする課題】
上記従来技術は、n+ エミッタ層を長手方向に断続的に形成することにより、チャネル幅Wを小さくし、次式で決定される短絡時の飽和電流Jc(sat)を小さくすることで短絡耐量を向上させるものである。
【0010】
Jc(sat)∝(W/Lch)*(1/D)*(Vg −Vth)2
W:チャネル幅 Lch:チャネル長 D:ゲート酸化膜厚
Vg:ゲート電圧 Vth:しきい値電圧
しかし、この方法では、IGBTの導通状態において、p+ 基板から注入された正孔がn+ エミッタ層が存在しない領域からエミッタ電極に流れやすくなることによって生じるオン電圧の上昇が問題となる。
【0011】
そこで本発明は、短絡耐量を改善した低オン電圧IGBTを提供することを目的とする。
【0012】
【課題を解決するための手段】
上記の目的を達成するために、本発明の絶縁ゲート型バイポーラトランジスタは、一対の主表面を有するn - ベース層と、一方の主表面に接するp + コレクタ層と、他方の主表面に露出する複数のpベース層と、pベース層内に位置し、他方の主表面に露出する複数のn + エミッタ層と、n - ベース層とn + エミッタ層とに挟まれたpベース層上にゲート絶縁膜を介して形成されたゲート電極と、pベース層とn + エミッタ層との双方に電気的に接続するエミッタ電極と、p + コレクタ層と電気的に接続するコレクタ電極を有し、ゲート長をLg、ゲート間隔をLsとしたとき、Lg<Lsの関係を満たし、エミッタ電極とpベース層間に形成した絶縁体により、エミッタ電極とpベース層との電気的接続を部分的に制限した構造とした。
【0013】
本発明によれば、ゲート間隔をゲート長より広く設けることにより、MOSのチャネル幅を小さくできるので短絡耐量を大幅に向上することができる。しかもpベース層がエミッタ電極に接続されない領域を設けているので、n- 層に注入された正孔がエミッタ電極に抜け出しにくくなる。従ってn- 層内にキャリア (正孔及び電子)が多量に蓄積し、導電変調効果を促進することができるのでオン電圧を低減できる。この効果はn- 層が厚い高耐圧IGBTではさらに顕著になる。
【0014】
【発明の実施の形態】
図1を参照しながら本発明の実施例を説明する。図1の構造は次のように形成されている。p+ 基板11にn+ 低抵抗バッファ層12を介してn- 層13が形成されている。このn- 層13にゲート絶縁膜31を介してストライプ状の開口を有するゲート電極41が形成されており、このゲート電極41を拡散窓または拡散窓の一部として不純物の拡散を行うことにより、p層21が形成されている。また、その端部にはn+ 層22が形成されている。n+ 層22とp層21はエミッタ電極42と接続しており、p+ 基板11はコレクタ電極43と接続している。エミッタ電極42は層間絶縁膜32によりゲート電極41とは絶縁分離されている。さらに、p層21上には絶縁体33が形成されており、この領域においてはp層21とエミッタ電極42とが接続されていない。また、エミッタ電極 42に接続するp層21を部分的に高濃度のp+ 層にすることもできる。
【0015】
本実施例では、基本セル幅内において、エミッタ電極がp層21とn+ 層22とに接続する幅Lcは従来と同程度とし、かつゲート長Lgをゲート間隔Lsより大とし、さらに、絶縁体33の幅Liはゲート長Lgと同程度以上とする。すなわち、従来に比較し基本セルがLi分だけ長く、ほぼ2倍以上となる構成とする。この構成とすることにより、MOSのチャネル幅が約1/2以下にできるので、飽和電流が低減し、短絡耐量が少なくとも従来の2倍以上に向上できる。さらに、p+ 基板11からn- 層13に注入した正孔がp層21上に形成された絶縁体33により、エミッタ電極42へと流れにくくなっているので、絶縁体33直下のn- 層13領域は正孔が溜まりやすく導電変調効果が生じ易くなっている。すなわち絶縁体33の下部に位置するn- 層13領域の正孔は、エミッタ電極へ容易に到達することはできない。従って、この領域にはその他のn- 層13より多くの正孔が蓄積しており、オン電圧を低減する効果がある。本実施例の構成とすれば単位面積当たりのチャネル幅を小さくし、飽和電流を低減することにより、短絡耐量を大幅に改善でき、かつ低オン電圧とすることができる。さらに、本構造はチャネル幅を小さくすると同時に、単位面積当たりのゲート領域を小さくすることができるので、帰還容量(ゲート−コレクタ間容量)を低減し、スイッチングスピードを速くできるという利点も持ち合わせている。
【0016】
次に本実施例の効果を具体的数値を用いて説明する。Lc/2は通常用いられる10μmとし、Lg=50μmとする。Liを0〜300μmの範囲における短絡耐量とオン電圧の関係を図2に示す。Li=0μmの従来構造と比較して、Li=100μmでは約2.5 倍、Li=200μmでは約4倍に短絡耐量が向上し、かつオン電圧は従来とほぼ同じである。また、絶縁体33を設けていない時には、Liの増加とともに短絡耐量は同様に向上するが、低オン電圧が維持されていない。本結果から、Liの適正値としては短絡耐量が従来の1.5 倍となる35μm以上で、オン電圧の上昇がない250μm以下が望ましい。
【0017】
次に図1の変形例を図3により説明する。この構造はエミッタ電極と電気的に接続していないp層21を分離して配置したことを特徴としている。この構造では図1に比較して、エミッタ電極42への正孔の流れがさらに抑制されている。この正孔電流の抑制により、特に絶縁体33下部に位置するn- 層13中に正孔が溜まりやすく、十分に高い導電変調となり、低オン電圧化が達成できる。
【0018】
次にさらに異なる実施例を図4に示す。この構造はエミッタ電極42と電気的に接続していないp層21を分離して配置し、ゲート絶縁膜31aを介したゲート電極41aがn- 層13と接続した構造を特徴としている。ゲート電極41aとゲート電極41とは電気的に接続されてはいない。すなわちこの領域の構造は、ゲート電極41aとゲート絶縁膜31aとゲート絶縁膜31a下部のn- 層 13とから構成されるMOS構造である。この構造とすれば、前記MOS構造部が十分に高いフィールドプレート効果をもたらすのでp層21を分離したことによる主耐圧等の低下が防止できる。さらに、このMOS構造のしきい値電圧は、図3の実施例に存在するエミッタ電極42と絶縁体33と絶縁体33下部のn- 層13とから構成されるMOS構造のしきい値電圧よりもかなり小さい。すなわち、図4の実施例ではコレクタ電極43に高い電圧が印加されている状態では、前記MOS構造下のn- 層13表面にp反転層が容易に形成されるので、図3の実施例と比較し主耐圧及び逆バイアス安全動作領域(RBSOA)を拡大する効果がある。
【0019】
以上は本発明の代表的な実施例を例に挙げて説明したが、本発明はこれに限らず種々の変形が可能である。
【0020】
【発明の効果】
以上詳述した本発明によれば、ゲート間隔を広げ、基本セル幅を大きくすることで、飽和電流を低減し、短絡耐量が改善できる。さらに、p+ 基板から注入した正孔をn- 層に十分に蓄積できるので、オン電圧の上昇が防止できる。
【図面の簡単な説明】
【図1】本発明IGBTの一実施例を示す概略断面図。
【図2】図1に示した実施例の効果を説明するためのオン電圧と短絡耐量のLi依存性。
【図3】図1の実施例の変形例を示す概略断面図。
【図4】本発明IGBTの異なる実施例を示す概略断面図。
【図5】従来型IGBTの概略断面図。
【符号の説明】
11…p+ 基板、12…n+ 低抵抗バッファ層、13…n- 層、21…p層、22…n+ 層、23…p+ 層、24…p層内チャネル領域、31…ゲート絶縁膜、31a…ゲート電極41aと接続するゲート絶縁膜、32…層間絶縁膜、33…絶縁体、41…ゲート電極、41a…ゲート電極41と電気的に接続していないゲート電極、42…エミッタ電極、43…コレクタ電極。
Claims (3)
- 一対の主表面を有するn - ベース層と、一方の主表面に接するp + コレクタ層と、他方の主表面に露出する複数のpベース層と、pベース層内に位置し、他方の主表面に露出する複数のn + エミッタ層と、n - ベース層とn + エミッタ層とに挟まれたpベース層上にゲート絶縁膜を介して形成されたゲート電極と、pベース層とn + エミッタ層との双方に電気的に接続するエミッタ電極と、p + コレクタ層と電気的に接続するコレクタ電極を有する絶縁ゲート型バイポーラトランジスタにおいて、
ゲート長をLg、ゲート間隔をLsとしたとき、Lg<Lsの関係を満たし、エミッタ電極とpベース層間に形成した絶縁体により、エミッタ電極とpベース層との電気的接続を部分的に制限した構造を特徴とする絶縁ゲート型バイポーラトランジスタ。 - 請求項1において、エミッタ電極と電気的に接続していない前記pベース層を複数に分離して配置し、前記絶縁体がn- ベース層と接続した構造を特徴とする絶縁ゲート型バイポーラトランジスタ。
- 請求項1あるいは請求項2の何れかに記載の絶縁ゲート型バイポーラトランジスタにおいて、前記ゲート電極がストライプ状であることを特徴とする絶縁ゲート型バイポーラトランジスタ。
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JP10568397A JP3755231B2 (ja) | 1997-04-23 | 1997-04-23 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP10568397A JP3755231B2 (ja) | 1997-04-23 | 1997-04-23 | 絶縁ゲート型バイポーラトランジスタ |
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