CN111326510B - 半导体装置 - Google Patents

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Abstract

抑制饱和电流而提高短路耐量。半导体装置具有：第2半导体层(24)，其形成于第1半导体层(20)的表层；第3半导体层(23)，其形成于第2半导体层的表层；第1沟槽(13)，其以贯通第2半导体层以及第3半导体层而到达第1半导体层的内部的方式形成；第2沟槽(17)，其以从第1半导体层的上表面贯通第3半导体层而到达第2半导体层的内部的方式形成；以及第4半导体层(25)，其与第2沟槽的底部接触地形成。

Description

半导体装置
技术领域
本申请说明书所公开的技术涉及半导体装置。
背景技术
以往，例如就专利文献1中例示的具有沟槽栅构造的绝缘栅型双极晶体管(insulated gate bipolar transistor，即IGBT)而言，为了抑制饱和电流而提高短路耐量，一般采用使阈值电压上升的方法。
专利文献1：日本特开2001-250947号公报
如上所述，在以往技术中，采取了用于抑制饱和电流而提高短路耐量的对策，但还不充分。
发明内容
本申请说明书所公开的技术是鉴于以上记载的问题而提出的，其目的在于提供一种用于针对半导体装置抑制饱和电流而提高短路耐量的技术。
本申请说明书所公开的技术的第1方式具有：第1导电型的第1半导体层；第2导电型的第2半导体层，其形成于所述第1半导体层的表层；第1导电型的第3半导体层，其形成于所述第2半导体层的表层；至少一个第1沟槽，其以从所述第1半导体层的上表面贯通所述第2半导体层以及所述第3半导体层而到达所述第1半导体层的内部的方式形成；栅极绝缘膜，其形成于所述第1沟槽的内壁；栅极电极，其形成于所述第1沟槽处的所述栅极绝缘膜的内侧；层间绝缘膜，其以覆盖所述栅极电极的方式形成；至少一个第2沟槽，其以从自所述层间绝缘膜露出的所述第1半导体层的上表面贯通所述第3半导体层而到达所述第2半导体层的内部的方式形成；第2导电型的第4半导体层，其与所述第2沟槽的底部接触地形成；以及电极层，其以将所述层间绝缘膜以及所述第2沟槽覆盖的方式形成。
发明的效果
本申请说明书所公开的技术的第1方式具有：第1导电型的第1半导体层；第2导电型的第2半导体层，其形成于所述第1半导体层的表层；第1导电型的第3半导体层，其形成于所述第2半导体层的表层；至少一个第1沟槽，其以从所述第1半导体层的上表面贯通所述第2半导体层以及所述第3半导体层而到达所述第1半导体层的内部的方式形成；栅极绝缘膜，其形成于所述第1沟槽的内壁；栅极电极，其形成于所述第1沟槽处的所述栅极绝缘膜的内侧；层间绝缘膜，其以覆盖所述栅极电极的方式形成；至少一个第2沟槽，其以从自所述层间绝缘膜露出的所述第1半导体层的上表面贯通所述第3半导体层而到达所述第2半导体层的内部的方式形成；第2导电型的第4半导体层，其与所述第2沟槽的底部接触地形成；以及电极层，其以将所述层间绝缘膜以及所述第2沟槽覆盖的方式形成。根据这样的结构，能够抑制饱和电流而提高短路耐量。
另外，通过下面所示的详细说明和附图，与本申请说明书公开的技术相关联的目的、特征、方案和优点变得更加明确。
附图说明
图1是概略地示出与实施方式相关的半导体装置的结构的例子的俯视图。
图2是图1的A-A’剖面的剖面图。
图3是概略地示出发明人已知的半导体装置的结构的例子的剖面图。
图4是概略地示出与实施方式相关的半导体装置的结构的例子的剖面图。
图5是概略地示出与实施方式相关的半导体装置的结构的例子的剖面图。
图6是针对图3所例示的半导体装置、图4所例示的半导体装置以及图5所例示的半导体装置，对表示集电极电流与栅极电压之间的依赖性的特性进行对比的图。
图7是图3所例示的半导体装置、图4所例示的半导体装置以及图5所例示的半导体装置各自的额定电流下的从n+型的半导体层的下表面算起的接触沟槽的深度和导通损耗比率的相关关系图。
图8是概略地示出与实施方式相关的半导体装置的结构的例子的剖面图。
图9是概略地示出与实施方式相关的半导体装置的其他结构的例子的剖面图。
图10是概略地示出与实施方式相关的半导体装置的其他结构的例子的剖面图。
图11是表示沿着图5中的X线以及Y线的浓度分布的图。
标号的说明
10发射极电极，11集电极(collector)电极(electrode)，13沟槽，14栅极绝缘膜，15栅极电极，16、16A层间绝缘膜，17、17B接触沟槽，18栅极焊盘，19发射极电极用接触孔，20n型半导体基板，21n+型缓冲层，22p型集电极层，23、26n+型半导体层，24、27p型半导体层，25、25A、25B p+型半导体层，30单元区域，31、31A间隔剔除单元区域。
具体实施方式
下面，一边参照附图一边说明实施方式。而且，关于由各个实施方式产生的效果的例子，在所有的实施方式的说明之后进行总结记述。
此外，附图是概略地示出的，为了便于说明，适当地省略结构或者简化结构。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系并不一定是准确地记载的，能够适当地变更。另外，在不是剖面图的俯视图等附图中，为了容易理解实施方式的内容，有时也附加阴影。
另外，在下面所示的说明中，对于相同的结构要素标注相同的标号来进行图示，它们的名称和功能也相同。因此，为了避免重复，有时省略对它们的详细说明。
另外，在下面记载的说明中，即使有时使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等表示特定的位置和方向的用语，这些用语也是为了易于理解实施方式的内容，出于方便而使用的，与实际实施时的方向无关。
另外，在下面记载的说明中，在记载为“…的上表面”或者“…的下表面”的情况下，除了作为对象的结构要素的上表面本身以外，还包含在作为对象的结构要素的上表面形成有其他结构要素的状态。即，例如，在记载为“在甲的上表面设置的乙”的情况下，并不妨碍在甲和乙之间存在其他结构要素“丙”。
另外，在下面记载的说明中，即使有时使用“第1”或者“第2”等序数，这些用语也是为了易于理解实施方式的内容，出于方便而使用的，并不限定于能够由这些序数产生的顺序等。
<第1实施方式>
下面，对与本实施方式相关的半导体装置进行说明。
<关于半导体装置的结构>
图1是概略地示出与本实施方式相关的半导体装置的结构的例子的俯视图。另外，图2是图1的A-A’剖面的剖面图。
如图1所例示，半导体装置具有排列有多个的单元区域30以及在排列有单元区域30的区域的周边部配置的栅极焊盘18。此外，关于单元区域30的结构在后面叙述。
如图2中例示的那样，半导体装置具有n型半导体基板20。n型半导体基板20由Si构成，并且具有彼此相对的第1主面(图2中的上表面)和第2主面(图2中的下表面)。
在n型半导体基板20的上表面侧的表层形成有p型半导体层24(基极层)。另外，在p型半导体层24的表层局部地形成有n+型半导体层23(发射极层)。n+型半导体层23的杂质浓度比n型半导体基板20的杂质浓度高。
另外，形成有多个沟槽13，该沟槽13从n型半导体基板20的上表面贯通n+型半导体层23和p型半导体层24而到达n型半导体基板20的内部。另外，在沟槽13的内壁形成有栅极绝缘膜14。并且，在由栅极绝缘膜14包围的沟槽13内的区域形成有栅极电极15。
另外，形成将栅极电极15的上表面覆盖的层间绝缘膜16。而且，在相邻的层间绝缘膜16彼此之间形成有多个接触沟槽17，该接触沟槽17比n+型半导体层23深并且到达p型半导体层24的内部，但比沟槽13浅。
另外，与接触沟槽17的底部接触地形成有p+型半导体层25(接触层)。p+型半导体层25的杂质浓度比p型半导体层24的杂质浓度高。p+型半导体层25(接触层)的上表面位于p型半导体层24的内部。另外，在层间绝缘膜16之间形成有发射极电极用接触孔19。
另外，接触沟槽17的宽度例如大于或等于50nm。另外，接触沟槽17的宽度比发射极电极用接触孔19的宽度窄，该发射极电极用接触孔19使从层间绝缘膜16露出的n型半导体基板20的上表面与发射极电极10接触。
另外，在n型半导体基板20的上表面形成有多个单元区域30。各个单元区域30是具有n+型半导体层23、p型半导体层24、栅极绝缘膜14、栅极电极15、层间绝缘膜16、接触沟槽17、p+型半导体层25的区域。
另外，以覆盖多个单元区域30的方式形成有发射极电极10。发射极电极10以经由接触沟槽17的形式与n+型半导体层23、p型半导体层24以及p+型半导体层25连接。这里，栅极电极15通过层间绝缘膜16而相对于发射极电极10绝缘。
另外，在n型半导体基板20的下表面形成有n+型缓冲层21。n+型缓冲层21的杂质浓度比n型半导体基板20的杂质浓度高。另外，在n+型缓冲层21的下表面形成有p型集电极层22。并且，在p型集电极层22的下表面形成有集电极电极11。
接着，一边与对比例进行对比一边说明本实施方式所产生的效果。
图3是概略地示出发明人已知的半导体装置的结构的例子的剖面图。另外，图4是概略地示出与本实施方式相关的半导体装置的结构的例子的剖面图。另外，图5是概略地示出与本实施方式相关的半导体装置的结构的例子的剖面图。
如图3所例示的那样，图3中的半导体装置具有n型半导体基板20、p型半导体层24、n+型半导体层23、沟槽13、栅极绝缘膜14、栅极电极15、层间绝缘膜16、发射极电极10、n+型缓冲层21、p型集电极层22、集电极电极11和在p型半导体层24的表层局部地形成的p+型半导体层25A。p+型半导体层25A的杂质浓度比p型半导体层24的杂质浓度高。
如上所述，图3中的半导体装置没有形成接触沟槽。
另外，如图4所例示的那样，图4中的半导体装置具有：n型半导体基板20；p型半导体层24；n+型半导体层23；沟槽13；栅极绝缘膜14；栅极电极15；层间绝缘膜16；接触沟槽17B，其在相邻的层间绝缘膜16彼此之间，比n+型半导体层23深并且到达p型半导体层24的内部，但形成得比沟槽13浅；p+型半导体层25B，其与接触沟槽17B的底部接触地形成；发射极电极10，其以将层间绝缘膜16以及接触沟槽17B覆盖的方式形成；n+型缓冲层21；p型集电极层22；以及集电极电极11。p+型半导体层25B的上表面位于p型半导体层24的上表面。另外，p+型半导体层25B的杂质浓度比p型半导体层24的杂质浓度高。
此外，接触沟槽17B比接触沟槽17浅。
另外，p型半导体层24是形成n沟道的区域，该n沟道使n+型半导体层23和n型半导体基板20相连。
n+型半导体层23是与接触沟槽17B的有无以及接触沟槽17B的深度无关地配置的。另外，p型半导体层24也是与接触沟槽17B的有无以及接触沟槽17B的深度无关地形成的。
另外，如图5所例示的那样，图5中的半导体装置具有：n型半导体基板20；p型半导体层24；n+型半导体层23；沟槽13；栅极绝缘膜14；栅极电极15；层间绝缘膜16；接触沟槽17；p+型半导体层25；发射极电极10；n+型缓冲层21；p型集电极层22；以及集电极电极11。p+型半导体层25的上表面位于p型半导体层24的内部。
这里，图11是表示沿着图5中的X线以及Y线的浓度分布的图。在图11中，纵轴表示杂质浓度[/cm3]，横轴表示深度[μm]。
如图11中的实线所示，在沿着X线的浓度分布中，在X1和X2，浓度梯度不同。这表示在X1的深度形成有p+型半导体层25，在X2的深度形成有p型半导体层24，p+型半导体层25与p型半导体层24的边界由于浓度梯度的不同而变得明确。
另外，如图11中虚线所示，在沿着Y线的浓度分布中，在Y1和Y2，浓度梯度不同。这表示在Y1的深度形成有n+型半导体层23，在Y2的深度形成有p型半导体层24，n+型半导体层23与p型半导体层24的边界由于浓度梯度的不同而变得明确。
将图3、图4以及图5进行对比可知，p+型半导体层25(或者p+型半导体层25A、p+型半导体层25B)对n+型半导体层23造成影响。
具体地说，如图3以及图4所例示的那样，用于防止IGBT进入闩锁动作的p+型半导体层25A或者p+型半导体层25B承担降低n+型半导体层23的下表面的电阻的效果。相反，由于p+型半导体层25A或者p+型半导体层25B的杂质会对n+型半导体层23产生干扰，所以n+型半导体层23的形成区域不稳定。这样，沟道的长度也不稳定，因此，有时会导致下面的不良状况。
在IGBT的导通状态下，如果对集电极电极11施加正向偏置，对栅极电极15施加正向偏置，则在与栅极绝缘膜14接触的p型半导体层24产生反转层而形成沟道。然后，经由该沟道，开始从集电极电极11向发射极电极10通电。
在沟道的长度不稳定的情况下，容易陷入向栅极电极15施加了低的正向偏置时的通电能力恶化的状态、或者向栅极电极15施加了高的正向偏置时的通电能力过强的状态。因此，导致导通电压的恶化或者短路耐量的降低等。
另一方面，就图5所例示的半导体装置而言，抑制了p+型半导体层25的杂质对n+型半导体层23的干扰。因此，难以陷入向栅极电极15施加了低的正向偏置时的通电能力恶化的状态。
另外，如后所述，在向栅极电极15施加了高的正向偏置时也抑制了通电能力，因此，能够实现短路耐量的提高而不使导通电压恶化。
图6是针对图3所例示的未形成接触沟槽的半导体装置、图4所例示的形成有浅的接触沟槽17B的半导体装置、图5所例示的形成有接触沟槽17的半导体装置，表示集电极电流与栅极电压之间的依赖性的对比特性图。在图6中，纵轴表示集电极电流(Ic)[A]，横轴表示栅极电压(VG)[V]。
这里，图3所例示的未形成接触沟槽的半导体装置将沟槽的深度设为0μm，在图6中以粗实线表示。
另外，图4所例示的形成有浅的接触沟槽17B的半导体装置将沟槽的深度设为从n+型半导体层23的下表面算起0.58μm以及从n+型半导体层23的下表面算起0.7μm这两种，在图6中分别以单点划线、双点划线表示。
另外，能够将n+型半导体层23的下表面的深度设为示出n+型半导体层23的峰值浓度的深度。
另外，图5所例示的形成有接触沟槽17的半导体装置将沟槽的深度设为从n+型半导体层23的下表面算起0.80μm以及从n+型半导体层23的下表面算起0.93μm这两种，在图6中分别以虚线、细实线表示。
另外，图6是针对图3、图4以及图5各自的半导体装置(IGBT)，对设为与额定电流100[A]相当的芯片尺寸的情况下的特性进行对比的图。另外，将接合部温度(结温，Tj)[deg]设为25[deg]。
另外，在图6中，栅极电压(VG)表示向栅极电极15的正向偏置，集电极电流(Ic)表示在集电极电极11和发射极电极10之间流通的集电极电流。
如图6所例示的那样，如果将图3所例示的未形成接触沟槽的半导体装置、图4所例示的形成有浅的接触沟槽17B的半导体装置与图5所例示的形成有接触沟槽17的半导体装置进行对比，则就栅极电压(VG)为15V的情况下的集电极电流(Ic)而言，与图3所例示的未形成接触沟槽的半导体装置相比，在图4所例示的形成有浅的接触沟槽17B的半导体装置以及图5所例示的形成有接触沟槽17的半导体装置分别变低。
即，根据图4所例示的形成有浅的接触沟槽17B的半导体装置以及图5所例示的形成有接触沟槽17的半导体装置，能够减少在短路时产生的每单位时间的发热量。因此，能够延长短路时的非破坏时间(即，直至产生破坏为止所花费的时间)，短路耐量增加。
这里，一般而言，如果通过使阈值电压上升的方法来抑制饱和电流，则有时会导致通断损耗的增加。
具有沟槽栅构造的IGBT在n+型发射极层(n+型半导体层23)的正下方存在不希望的寄生电阻。在IGBT通电的情况下，电流从集电极电极流向发射极电极，但电流也会通过n+型发射极层的正下方而流动。
此时，经由寄生电阻流过电流，由此在n+型发射极层的两端(例如，图5的n+型半导体层23的下表面的沟槽13侧以及接触沟槽17侧)产生电位差。
如果该电位差超过n+型发射极层(n+型半导体层23)与p型基极层(p型半导体层24)之间的内建电势，则IGBT进入闩锁动作，有时导致半导体装置的破坏。
为了解决该问题，以往使用通过提高p型基极层(p型半导体层24)的杂质浓度等来使阈值电压上升的方法。由此，抑制了闭锁动作。
但是，如果通过该方法使阈值电压上升，则有时会导致通断损耗的增加。
与此相对，如果参考图6中的集电极电流(Ic)为额定电流100[A]的情况，则能够确认到如下内容，即，图5所例示的形成有接触沟槽17的半导体装置的栅极电压(VG)小于或等于图3所例示的未形成接触沟槽的半导体装置的栅极电压(VG)以及图4所例示的形成有浅的接触沟槽17B的半导体装置的栅极电压(VG)。
即，根据图5所例示的结构，在集电极电流(Ic)为额定电流100[A]的情况下所需要的栅极电压(VG)变小，因此，容易使半导体装置成为导通状态，能够使导通损耗(即，通断损耗)减少。
图7是图3所例示的未形成接触沟槽的半导体装置(IGBT)、图4所例示的形成有浅的接触沟槽17B的半导体装置(IGBT)以及图5所例示的形成有接触沟槽17的半导体装置(IGBT)各自的额定电流下的从n+型半导体层23的下表面算起的接触沟槽的深度和导通损耗比率的相关关系图。在图7中，纵轴表示导通损耗比率，横轴表示沟槽深度[μm]。
这里，图3所例示的未形成接触沟槽的半导体装置将沟槽的深度设为0μm，在图7中以涂黑的圆圈表示。
另外，图4所例示的形成有浅的接触沟槽17B的半导体装置将沟槽的深度设为从n+型半导体层23的下表面算起0.58μm以及从n+型半导体层23的下表面算起0.7μm这两种，在图7中分别以涂黑的四边形、涂黑的三角形表示。
另外，图5所例示的形成有接触沟槽17的半导体装置将沟槽的深度设为从n+型半导体层23的下表面算起0.80μm以及从n+型半导体层23的下表面算起0.93μm这两种，在图7中分别以空心的圆圈、空心的四边形表示。
如图7所例示的那样，在将图3所例示的未形成接触沟槽的半导体装置的导通损耗(即，通断损耗)设为1的情况下，能够确认到如下内容，即，就沟槽深度大于或等于0.8μm的图5所例示的形成了接触沟槽17的半导体装置而言，存在导通损耗(即，通断损耗)减少的倾向。
即，如在图6中也说明过的那样，根据图5所例示的结构，能够抑制饱和电流而提高短路耐量，并且减少导通损耗(即，通断损耗)。
<第2实施方式>
对与本实施方式相关的半导体装置进行说明。此外，在下面的说明中，对于与以上记载的实施方式中说明的结构要素相同的结构要素标注相同的标号来进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图8是概略地示出与本实施方式相关的半导体装置的结构的例子的剖面图。图8对应于图1的A-A’剖面的剖面图。
如图8所例示的那样，图8中的半导体装置具有：n型半导体基板20；p型半导体层24；n+型半导体层23；沟槽13；栅极绝缘膜14；栅极电极15；层间绝缘膜16；接触沟槽17；p+型半导体层25；发射极电极10；n+型缓冲层21；p型集电极层22；集电极电极11；以及n+型半导体层26(载流子蓄积层)，其与p型半导体层24的下表面接触地形成。n+型半导体层26的杂质浓度比n型半导体基板20的杂质浓度高。
根据图8所例示的半导体装置，在通电时从p型集电极层22供给的空穴蓄积于n+型半导体层26(载流子蓄积层)。因此，能够降低传导率而降低导通电阻。
图9是概略地示出与本实施方式相关的半导体装置的其他结构的例子的剖面图。图9对应于图1的A-A’剖面的剖面图。
如图9所例示的那样，就图9中的半导体装置而言，在n型半导体基板20的表层，单元区域30和间隔剔除单元区域31夹着沟槽13交替地形成。此外，图9中的半导体装置具有发射极电极10、n+型缓冲层21、p型集电极层22和集电极电极11。
在单元区域30形成有n+型半导体层23、p型半导体层24、栅极绝缘膜14、栅极电极15、层间绝缘膜16、接触沟槽17和p+型半导体层25。
另一方面，在间隔剔除单元区域31，在n型半导体基板20的表层形成有p型半导体层27(载流子蓄积层)。此外，在间隔剔除单元区域31不形成接触沟槽17。
就图9所例示的半导体装置而言，沟槽13的数量比接触沟槽17的数量多。
根据图9所例示的半导体装置，在通电时从p型集电极层22供给的空穴蓄积于p型半导体层27(载流子蓄积层)。因此，能够降低传导率而降低导通电阻。
图10是概略地示出与本实施方式相关的半导体装置的其他结构的例子的剖面图。图10对应于图1的A-A’剖面的剖面图。
如图10所例示的那样，就图10中的半导体装置而言，在n型半导体基板20的表层，单元区域30和间隔剔除单元区域31A夹着沟槽13交替地形成。但是，图10中的间隔剔除单元区域31A横跨2份沟槽13间的区域而形成。此外，图10中的半导体装置具有发射极电极10、n+型缓冲层21、p型集电极层22和集电极电极11。
在单元区域30形成有n+型半导体层23、p型半导体层24、栅极绝缘膜14、栅极电极15、接触沟槽17、p+型半导体层25和将栅极电极15的上表面覆盖的层间绝缘膜16A。
另一方面，在间隔剔除单元区域31A形成有n+型半导体层23、p型半导体层24、将栅极电极15的上表面、n+型半导体层23的上表面以及p型半导体层24的上表面覆盖的层间绝缘膜16A，但未形成p+型半导体层25以及接触沟槽17。
就图10所例示的半导体装置而言，沟槽13的数量比接触沟槽17的数量多。
根据图10所例示的半导体装置，在通电时从p型集电极层22供给的空穴蓄积于未设置发射极电极用接触孔19的部位即间隔剔除单元区域31A。因此，能够降低传导率而降低导通电阻。
<关于通过以上记载的实施方式产生的效果>
下面，示出由以上记载的实施方式产生的效果的例子。此外，在下面的说明中，基于以上记载的实施方式所例示的具体结构而记载该效果，但在产生相同的效果的范围内，也可以与在本申请说明书中例示的其他具体结构置换。
另外，该置换也可以跨多个实施方式进行。即，也可以是将在不同的实施方式中例示的各个结构进行组合而产生相同的效果的情况。
根据以上记载的实施方式，半导体装置具有：第1导电型(n型)的第1半导体层；第2导电型(p型)的第2半导体层；第1导电型的第3半导体层；至少一个第1沟槽；栅极绝缘膜14；栅极电极15；层间绝缘膜16(或者层间绝缘膜16A)；至少一个第2沟槽；第2导电型的第4半导体层；以及电极层。这里，第1半导体层例如对应于n型半导体基板20。另外，第2半导体层例如对应于p型半导体层24。另外，第3半导体层例如对应于n+型半导体层23。另外，第1沟槽例如对应于沟槽13。另外，第2沟槽例如与接触沟槽17以及接触沟槽17B中的任意一个对应。另外，第4半导体层例如与p+型半导体层25以及p+型半导体层25B中的任意者对应。另外，电极层例如对应于发射极电极10。p型半导体层24形成于n型半导体基板20的表层。n+型半导体层23形成于p型半导体层24的表层。沟槽13以从n型半导体基板20的上表面贯通p型半导体层24和n+型半导体层23而到达n型半导体基板20的内部的方式形成。栅极绝缘膜14形成于沟槽13的内壁。栅极电极15形成于沟槽13的栅极绝缘膜14的内侧。层间绝缘膜16以覆盖栅极电极15的方式形成。接触沟槽17B以从自层间绝缘膜16露出的n型半导体基板20的上表面贯通n+型半导体层23而到达p型半导体层24的内部的方式形成。p+型半导体层25B与接触沟槽17B的底部接触地形成。发射极电极10以将层间绝缘膜16以及接触沟槽17B覆盖的方式形成。
根据这样的结构，通过抑制饱和电流即减少短路时产生的每单位时间的发热量，能够提高短路耐量。具体而言，通过将接触沟槽17B形成得比n+型半导体层23深，从而能够抑制在n+型半导体层23的正下方流动的电流，并且抑制n+型半导体层23与p型半导体层24之间的内建电势。由此，能够实现闩锁耐量的提高。另外，通过在接触沟槽17B的底部形成p+型半导体层25B，能够抑制阈值电压的过度上升。
此外，即使在将本申请说明书所例示的其他结构中的至少一个适当地追加至以上记载的结构的情况下，即，在适当地追加了没有作为以上记载的结构而提及的本申请说明书所例示的其他结构的情况下，也能够产生相同的效果。
另外，根据以上记载的实施方式，p+型半导体层25的上表面位于p型半导体层24的内部。根据这样的结构，容易使半导体装置成为导通状态，能够减少导通损耗(即，通断损耗)。
另外，根据以上记载的实施方式，接触沟槽17的底部位于比n+型半导体层23的下表面深大于或等于0.8μm的位置。根据这样的结构，容易使半导体装置成为导通状态，能够减少导通损失(即，通断损耗)。
另外，根据以上记载的实施方式，接触沟槽17的宽度比使从层间绝缘膜16露出的n型半导体基板20的上表面与发射极电极10接触的接触孔的宽度窄。这里，接触孔例如对应于发射极电极用接触孔19。根据这样的结构，能够抑制p+型半导体层25或者p+型半导体层25B对沟道的影响，因此，能够抑制阈值电压的不必要的上升。
另外，根据以上记载的实施方式，接触沟槽17的宽度大于或等于50nm。根据这样的结构，能够使p+型半导体层24的形成部位稳定，因此，能够使沟道的形成长度稳定。因而，能够可靠地抑制n+型半导体层23和p型半导体层24之间的内建电势。
另外，根据以上记载的实施方式，半导体装置具有与p型半导体层24的下表面接触地形成的第1导电型(n型)的第5半导体层。这里，第5半导体层例如对应于n+型半导体层26。根据这样的结构，能够将在半导体装置通电时从p型集电极层22供给的空穴蓄积于n+型半导体层26，因此，能够降低传导率而降低导通电阻。
另外，根据以上记载的实施方式，半导体装置具有多个沟槽13和多个接触沟槽17。而且，沟槽13的数量比接触沟槽17的数量多。根据这样的结构，在半导体装置通电时从p型集电极层22供给的空穴蓄积于未设置发射极电极用接触孔19的部位。因此，能够降低传导率而降低导通电阻。
另外，根据以上记载的实施方式，将被两个沟槽13夹着且形成p型半导体层24、n+型半导体层23、p+型半导体层25和接触沟槽17的区域设为第1单元区域，将被两个沟槽13夹着且形成第2导电型(p型)的第6半导体层的区域设为第2单元区域，该第2导电型(p型)的第6半导体层形成于n型半导体基板20的表层。这里，第1单元区域例如对应于单元区域30。另外，第6半导体层例如对应于p型半导体层27。另外，第2单元区域例如对应于间隔剔除单元区域31。而且，单元区域30和间隔剔除单元区域31分别排列于n型半导体基板20的表层。根据这样的结构，将在半导体装置通电时从p型集电极层22供给的空穴蓄积于p型半导体层27，由此能够降低传导率而降低导通电阻。
另外，根据以上记载的实施方式，单元区域30和间隔剔除单元区域31交替地排列。根据这样的结构，将在半导体装置通电时从p型集电极层22供给的空穴蓄积于p型半导体层27，由此能够降低传导率而降低导通电阻。
另外，根据以上记载的实施方式，将被两个沟槽13夹着且形成p型半导体层24、n+型半导体层23、p+型半导体层25和接触沟槽17的区域设为单元区域30，将被两个沟槽13夹着且形成p型半导体层24和n+型半导体层23且未形成p+型半导体层25和接触沟槽17的区域设为第2单元区域。这里，第2单元区域例如对应于间隔剔除单元区域31A。单元区域30和间隔剔除单元区域31A分别排列于n型半导体基板20的表层。根据这样的结构，在半导体装置通电时从p型集电极层22供给的空穴蓄积于未设置发射极电极用接触孔19的部位即间隔剔除单元区域31A。因此，能够降低传导率而降低导通电阻。
另外，根据以上记载的实施方式，单元区域30是隔着2个间隔剔除单元区域31A而排列的。根据这样的结构，在半导体装置通电时从p型集电极层22供给的空穴蓄积于未设置发射极电极用接触孔19的部位即间隔剔除单元区域31A。因此，能够降低传导率而降低导通电阻。
<关于以上记载的实施方式中的变形例>
在以上记载的实施方式中，有时也记载各个结构要素的材质、材料、尺寸、形状、相对配置关系或者实施条件等，但这些在所有方案中是一个例子，并不限定于本申请说明书中记载的内容。
因此，在本申请说明书所公开的技术范围内会想到没有例示的无数变形例和等同物。例如，包含对至少一个结构要素进行变形的情况、进行追加的情况或者省略的情况、以及提取至少一个实施方式中的至少一个结构要素并与其他实施方式的结构要素组合的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具有“1个”的结构要素也可以具有“大于或等于1个”。
并且，以上记载的实施方式中的各个结构要素是概念性的单位，在本申请说明书所公开的技术范围内，包含1个结构要素由多个构造物构成的情况、1个结构要素与某个构造物的一部分对应的情况、以及多个结构要素设置于1个构造物的情况。
另外，在以上记载的实施方式的各个结构要素中，只要发挥相同的功能，则包含具有其他构造或者形状的构造物。
另外，本说明书中的说明是为了与本技术相关联的所有目的而参照的，都没有承认为现有技术。
另外，在以上记载的实施方式中，在没有特别指定而记载了材料名等的情况下，只要不产生矛盾，则包含在该材料中含有其他添加物的例如合金等。
另外，在以上记载的实施方式中，作为半导体装置的例子说明了IGBT，但也能够想到半导体装置的例子为金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor，即MOSFET)的情况。

Claims (12)

1.一种半导体装置，其具有：
第1导电型的第1半导体层；
第2导电型的第2半导体层，其形成于所述第1半导体层的表层；
第1导电型的第3半导体层，其形成于所述第2半导体层的表层；
至少一个第1沟槽，其以从所述第1半导体层的上表面贯通所述第2半导体层以及所述第3半导体层而到达所述第1半导体层的内部的方式形成；
栅极绝缘膜，其形成于所述第1沟槽的内壁；
栅极电极，其形成于所述第1沟槽处的所述栅极绝缘膜的内侧；
层间绝缘膜，其以覆盖所述栅极电极的方式形成；
至少一个第2沟槽，其以从自所述层间绝缘膜露出的所述第1半导体层的上表面贯通所述第3半导体层而到达所述第2半导体层的内部的方式形成；
第2导电型的第4半导体层，其与所述第2沟槽的底部接触地形成；以及
电极层，其以将所述层间绝缘膜以及所述第2沟槽覆盖的方式形成，
所述半导体装置具有多个所述第1沟槽以及多个所述第2沟槽，
所述第1沟槽的数量比所述第2沟槽的数量多，
将被两个所述第1沟槽夹着且形成所述第2半导体层、所述第3半导体层、所述第4半导体层和所述第2沟槽的区域设为第1单元区域，
将被两个所述第1沟槽夹着且形成所述第2半导体层和所述第3半导体层并且未形成所述第4半导体层和所述第2沟槽的区域设为第2单元区域，
所述第1单元区域和所述第2单元区域分别排列于所述第1半导体层的表层。
2.根据权利要求1所述的半导体装置，其中，
所述第4半导体层的上表面位于所述第2半导体层的内部。
3.根据权利要求1所述的半导体装置，其中，
所述第2沟槽的底部位于比所述第3半导体层的下表面深大于或等于0.8μm的位置。
4.根据权利要求2所述的半导体装置，其中，
所述第2沟槽的底部位于比所述第3半导体层的下表面深大于或等于0.8μm的位置。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第2沟槽的宽度比接触孔的宽度窄，该接触孔使从所述层间绝缘膜露出的所述第1半导体层的上表面和所述电极层接触。
6.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第2沟槽的宽度大于或等于50nm。
7.根据权利要求5所述的半导体装置，其中，
所述第2沟槽的宽度大于或等于50nm。
8.根据权利要求1至4中任一项所述的半导体装置，其中，
还具有与所述第2半导体层的下表面接触地形成的第1导电型的第5半导体层。
9.根据权利要求5所述的半导体装置，其中，
还具有与所述第2半导体层的下表面接触地形成的第1导电型的第5半导体层。
10.根据权利要求6所述的半导体装置，其中，
还具有与所述第2半导体层的下表面接触地形成的第1导电型的第5半导体层。
11.根据权利要求7所述的半导体装置，其中，
还具有与所述第2半导体层的下表面接触地形成的第1导电型的第5半导体层。
12.根据权利要求1所述的半导体装置，其中，
所述第1单元区域是隔着2个所述第2单元区域而排列的。
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