JPH03204976A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03204976A JPH03204976A JP5196890A JP5196890A JPH03204976A JP H03204976 A JPH03204976 A JP H03204976A JP 5196890 A JP5196890 A JP 5196890A JP 5196890 A JP5196890 A JP 5196890A JP H03204976 A JPH03204976 A JP H03204976A
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- 239000012535 impurity Substances 0.000 claims abstract description 17
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低不純物濃度の第一導電型のベース領域の少
なくとも一方の側に隣接して第二導電型の領域を備え、
その第二導電型の領域が高不純物濃度であって一つの主
電極に接触する、例えば絶縁ゲート型パイ２′−ラトラ
ンジスタ（ＩＧＢＴ）。
なくとも一方の側に隣接して第二導電型の領域を備え、
その第二導電型の領域が高不純物濃度であって一つの主
電極に接触する、例えば絶縁ゲート型パイ２′−ラトラ
ンジスタ（ＩＧＢＴ）。
ゲートターンオフ（ＧＴＯ）サイリスクあるいは静電誘
導サイリスタのようなスイッチング用の半導体装置に関
する。
導サイリスタのようなスイッチング用の半導体装置に関
する。
ＩＧＢＴは第２図のような構造を有する。すなわちドレ
イン領域としてのＮ′″基板１の上にベース領域として
のＰ−層２が積層され、このＰ−層の表面部に８層３が
選択的に形成されており、この８層３の表面部に選択的
にソース領域としての２１層４が形成されている。８層
３のＰ“層４とＰ−層２にはさまれた表面領域をチャネ
ル領域として、この上にゲート絶縁膜５を介してゲート
電極６が備えられる。８層３とＰ“層４にはソース電極
７が、Ｎ“層１にはドレイン電極８が接触している。
このＩＧＥＴは、Ｎ′″基板１．Ｐ−層２．Ｎ層３から
なるバイポーラトランジスタのベースに表面に形成され
たＭＯＳＦＥＴから電流を供給するものであり、ゲート
電極６に負の電圧を印加するとＭＯＳＦＥＴがオンして
チャネルを通じてベース領域２に正孔が流れこみ、それ
に対応してＮ１基板１からＰ−層２に電子の注入がおこ
り、Ｐ−層２では伝導度変調を起こして上記のトランジ
スタがオンする。ゲート電極６への印加電圧をゼロにす
るかあるいは正にするとトランジスタがオフする。第２
図に示したものはｐチャネルＩＧＢＴであり、各導電型
を逆にするとｎチャネルＩ ＧＢＴになる。
イン領域としてのＮ′″基板１の上にベース領域として
のＰ−層２が積層され、このＰ−層の表面部に８層３が
選択的に形成されており、この８層３の表面部に選択的
にソース領域としての２１層４が形成されている。８層
３のＰ“層４とＰ−層２にはさまれた表面領域をチャネ
ル領域として、この上にゲート絶縁膜５を介してゲート
電極６が備えられる。８層３とＰ“層４にはソース電極
７が、Ｎ“層１にはドレイン電極８が接触している。
このＩＧＥＴは、Ｎ′″基板１．Ｐ−層２．Ｎ層３から
なるバイポーラトランジスタのベースに表面に形成され
たＭＯＳＦＥＴから電流を供給するものであり、ゲート
電極６に負の電圧を印加するとＭＯＳＦＥＴがオンして
チャネルを通じてベース領域２に正孔が流れこみ、それ
に対応してＮ１基板１からＰ−層２に電子の注入がおこ
り、Ｐ−層２では伝導度変調を起こして上記のトランジ
スタがオンする。ゲート電極６への印加電圧をゼロにす
るかあるいは正にするとトランジスタがオフする。第２
図に示したものはｐチャネルＩＧＢＴであり、各導電型
を逆にするとｎチャネルＩ ＧＢＴになる。
ＧＴＯサイリスタは二つのバイポーラトランジスタを組
合わせたものと考えられ、一方のトランジスタのベース
に設けられたゲート電極へのゲート信号の入力によりオ
ンし、ゲート電極からのゲート電流の引き抜きによって
オフする。また静電誘導サイリスク （Ｓｌサイリスタ
）においては、ＧＴｏサイリスタと異なり、ベース領域
が一つのみで、そのベース領域内に逆導電型のゲート領
域を埋め込み、そのゲート領域への電圧印加によりベー
ス領域中にポテンシャル障壁を形成し、ゲート電圧によ
りそのポテンシャル障壁の高さを制御して一方の電極に
接する領域から異なる導電型のベース領域に注入される
多数キャリアの量を制御し、スイッチングを行う。この
ような静電誘導サイリスタやＧＴ○サイリスクでも双方
の電極からの異種のキャリアが注入され、ベース領域で
は強く伝導度変調を受けるバイポーラモードの自己消弧
型素子である。
合わせたものと考えられ、一方のトランジスタのベース
に設けられたゲート電極へのゲート信号の入力によりオ
ンし、ゲート電極からのゲート電流の引き抜きによって
オフする。また静電誘導サイリスク （Ｓｌサイリスタ
）においては、ＧＴｏサイリスタと異なり、ベース領域
が一つのみで、そのベース領域内に逆導電型のゲート領
域を埋め込み、そのゲート領域への電圧印加によりベー
ス領域中にポテンシャル障壁を形成し、ゲート電圧によ
りそのポテンシャル障壁の高さを制御して一方の電極に
接する領域から異なる導電型のベース領域に注入される
多数キャリアの量を制御し、スイッチングを行う。この
ような静電誘導サイリスタやＧＴ○サイリスクでも双方
の電極からの異種のキャリアが注入され、ベース領域で
は強く伝導度変調を受けるバイポーラモードの自己消弧
型素子である。
上記のようなスイッチング用の半導体装置のスイッチン
グ速度を向上させるには、通常ライフタイムキラーを導
入するが、これはオン電圧の上昇を招く。また、第３図
に示すように、Ｐエミッタ領域となるＰ“層１１．Ｎベ
ース領域となるＮ−層１２、Ｐベース領域となるＰ“層
１３、 Ｎエミッタ領域となるＮ゛層１４を備え、２４
層１１にアノード電極１５、Ｎ１層Ｉ４にカソード電極
１Ｇ、２７層１３にゲート電極１７を接触させたＧＴＯ
サイリスクにおいて、アノード電極１５に接触し、Ｐエ
ミッタ領域１１を貫通してＮベース領域１２に達するＮ
４領域１８を設け、アノード電極１５とベース領域１２
を短絡させるアノードショート構造にする方法があるが
、この方法もアノード電極のような一方の主電極の実効
的な注入効率を低下させるためにオン電圧の上昇を招く
。
グ速度を向上させるには、通常ライフタイムキラーを導
入するが、これはオン電圧の上昇を招く。また、第３図
に示すように、Ｐエミッタ領域となるＰ“層１１．Ｎベ
ース領域となるＮ−層１２、Ｐベース領域となるＰ“層
１３、 Ｎエミッタ領域となるＮ゛層１４を備え、２４
層１１にアノード電極１５、Ｎ１層Ｉ４にカソード電極
１Ｇ、２７層１３にゲート電極１７を接触させたＧＴＯ
サイリスクにおいて、アノード電極１５に接触し、Ｐエ
ミッタ領域１１を貫通してＮベース領域１２に達するＮ
４領域１８を設け、アノード電極１５とベース領域１２
を短絡させるアノードショート構造にする方法があるが
、この方法もアノード電極のような一方の主電極の実効
的な注入効率を低下させるためにオン電圧の上昇を招く
。
あるいは、Ｎベース幅を小さくし、蓄積キャリア量を少
なくするために第４図のようにＮベース領域１２のＰベ
ース領域１１側に Ｎ“バッファ層２１を形成する場合
、 Ｎ゛バッファ層２１を通って大部分の電子が短絡孔
１８に流れ込んでしまうため、ＧＴＯサイリスタの点弧
特性が悪くなったり、オン電圧が異常に高くなるなどの
欠点があった。これを避けるためには全アノード面積に
対する短絡孔の面積比を極端に小さくする必要がある。
なくするために第４図のようにＮベース領域１２のＰベ
ース領域１１側に Ｎ“バッファ層２１を形成する場合
、 Ｎ゛バッファ層２１を通って大部分の電子が短絡孔
１８に流れ込んでしまうため、ＧＴＯサイリスタの点弧
特性が悪くなったり、オン電圧が異常に高くなるなどの
欠点があった。これを避けるためには全アノード面積に
対する短絡孔の面積比を極端に小さくする必要がある。
本発明の目的は、スイッチング速度をオン電圧を高くす
ることなく向上させた、上述のようなスイッチング用の
半導体装置を提供することにある。
ることなく向上させた、上述のようなスイッチング用の
半導体装置を提供することにある。
上記の目的を達成するために、本発明は、低不純物濃度
の第一導電型のベース領域の少なくとも一方の側に高不
純物濃度の第二導電型の領域が隣接し、その領域に一つ
の主電極が接触する半導体装置において、前記高不純物
濃度の第二導電型領域に、前記主電極に接触し、前記ベ
ース領域に達しない深さの第一導電型の領域が設けられ
たものとする。
の第一導電型のベース領域の少なくとも一方の側に高不
純物濃度の第二導電型の領域が隣接し、その領域に一つ
の主電極が接触する半導体装置において、前記高不純物
濃度の第二導電型領域に、前記主電極に接触し、前記ベ
ース領域に達しない深さの第一導電型の領域が設けられ
たものとする。
第５図には、本発明に基づくｐチャネルＩＧＢＴのドレ
イン領域１近傍の構造が（ａ）に、また（ａ）の点線Ａ
−Ａに沿ったポテンシャル分布がＱ：１）に示されてい
る。第５図（ａ）の第２図と共通の部分には同一の符号
が付されているが、ドレイン領域１にはＰ゛領域９が埋
め込まれている。このＩＧＢＴで、ドレイン電圧Ｖ、の
低い条件ではベース、 ドレイン間にポテンシャルの山
があるためにソース領域から供給された正孔は直接Ｐ′
″埋込み層９に流れ込むことが出来ないために短絡孔と
しては機能しない。ところがターンオフ時や負荷短絡時
にＶ。
イン領域１近傍の構造が（ａ）に、また（ａ）の点線Ａ
−Ａに沿ったポテンシャル分布がＱ：１）に示されてい
る。第５図（ａ）の第２図と共通の部分には同一の符号
が付されているが、ドレイン領域１にはＰ゛領域９が埋
め込まれている。このＩＧＢＴで、ドレイン電圧Ｖ、の
低い条件ではベース、 ドレイン間にポテンシャルの山
があるためにソース領域から供給された正孔は直接Ｐ′
″埋込み層９に流れ込むことが出来ないために短絡孔と
しては機能しない。ところがターンオフ時や負荷短絡時
にＶ。
が大きくなると、このポテンシャルの山は低められるか
ら正孔は容易に埋込み層に流れ込むことができるので短
絡孔として有効に機能するようになる。第６図に従来の
ＩＧＢＴ （線６１）と本発明によるＩＧＢＴ （線６
２）の電流・電圧特性の計算値を示す。Ｖｏの高い領域
では埋込み層は短絡孔としてよく働きＭＯＳＦＥＴに近
い特性を示すことが解る。
ら正孔は容易に埋込み層に流れ込むことができるので短
絡孔として有効に機能するようになる。第６図に従来の
ＩＧＢＴ （線６１）と本発明によるＩＧＢＴ （線６
２）の電流・電圧特性の計算値を示す。Ｖｏの高い領域
では埋込み層は短絡孔としてよく働きＭＯＳＦＥＴに近
い特性を示すことが解る。
このような作用はｎチャネルＩＧＢＴについても同様で
あるが、とりわけｐチャネルＩ ＧＢＴの負荷短絡耐量
を向上させるうえで著しい効果がある。ＩＧＢＴの負荷
短絡破壊はバイポーラトランジスタ部分の二次降伏、す
なわちドレインから注入されたキャリアがトランジスタ
の逆バイアス接合部でなだれ増倍を起こすことによって
引き起こされるが、電子による増倍率は正孔よりも約３
００倍も大きいために、ｐチャネルＩＧＢＴの安全動作
領域はｎチャネルＩＧＢＴの約半分程度と狭い。
あるが、とりわけｐチャネルＩ ＧＢＴの負荷短絡耐量
を向上させるうえで著しい効果がある。ＩＧＢＴの負荷
短絡破壊はバイポーラトランジスタ部分の二次降伏、す
なわちドレインから注入されたキャリアがトランジスタ
の逆バイアス接合部でなだれ増倍を起こすことによって
引き起こされるが、電子による増倍率は正孔よりも約３
００倍も大きいために、ｐチャネルＩＧＢＴの安全動作
領域はｎチャネルＩＧＢＴの約半分程度と狭い。
本発明によれば高ドレイン電圧下でのドレインからの電
子の注入を低減できるからｐチャネルＩＧＢＴの負荷短
絡耐量を著しく向上させることができる。
子の注入を低減できるからｐチャネルＩＧＢＴの負荷短
絡耐量を著しく向上させることができる。
第７図には、本発明に基づ＜ ＧＴＯサイリスクのＰエ
ミッタ領域１１近傍の構造が（ａ）に、また（ａ）の点
線Ｂ−Ｂに沿った電子に対するポテンシャル分布が（ｂ
）に示され、第７図（ａ）の第３図と共通の部分には同
一の符号が付されている。第３図の場合と異なり、 Ｐ
エミッタ領域１１に埋め込まれたＮ′″領域１９はＮベ
ース領域１２に達していない。このＧＴＯサイリスタで
、γノード電圧■、の低い条件ではベース、アノード間
にポテンシャルの山が存在するためにカソードから供給
された電子は直接Ｎ″″″埋込１９に流れ込むことがで
きないので短絡孔としては機能しない。従って、実効的
な注入効率の低下を招くことがないのでオン電圧は上昇
しない。 ところがＶＡが大きくなると、ポテンシャル
の山は低められるから電子は容易に埋込み層１９に流れ
込むので短絡孔として働くようになる。
ミッタ領域１１近傍の構造が（ａ）に、また（ａ）の点
線Ｂ−Ｂに沿った電子に対するポテンシャル分布が（ｂ
）に示され、第７図（ａ）の第３図と共通の部分には同
一の符号が付されている。第３図の場合と異なり、 Ｐ
エミッタ領域１１に埋め込まれたＮ′″領域１９はＮベ
ース領域１２に達していない。このＧＴＯサイリスタで
、γノード電圧■、の低い条件ではベース、アノード間
にポテンシャルの山が存在するためにカソードから供給
された電子は直接Ｎ″″″埋込１９に流れ込むことがで
きないので短絡孔としては機能しない。従って、実効的
な注入効率の低下を招くことがないのでオン電圧は上昇
しない。 ところがＶＡが大きくなると、ポテンシャル
の山は低められるから電子は容易に埋込み層１９に流れ
込むので短絡孔として働くようになる。
従ってＶＡが上昇するターンオフ過程では、ベース層に
溜まった過剰な電子を排出するのでスイッチング特性が
向上し、さらにアノードからの正孔の注入を抑制するの
で破壊耐量も向上する。また、第４図について述べた場
合のようにバッファ層を形成した場合も埋込み領域９の
全アノード面積に対する面積比を極端に小さくする必要
はなく、ポテンシャルの山の高さをコントロールするこ
とによりオン電圧とスイッチング速度のトレードオフを
最適なものに設定できる。また本発明は静電誘導サイリ
スクのようなバイポーラモードの自己消弧型素子にも広
く適用することが可能である。
溜まった過剰な電子を排出するのでスイッチング特性が
向上し、さらにアノードからの正孔の注入を抑制するの
で破壊耐量も向上する。また、第４図について述べた場
合のようにバッファ層を形成した場合も埋込み領域９の
全アノード面積に対する面積比を極端に小さくする必要
はなく、ポテンシャルの山の高さをコントロールするこ
とによりオン電圧とスイッチング速度のトレードオフを
最適なものに設定できる。また本発明は静電誘導サイリ
スクのようなバイポーラモードの自己消弧型素子にも広
く適用することが可能である。
第１図は本発明の一実施例のＩＧＢＴを示し、第２図と
共通の部分には同一の符号が付されている。この場合は
、既に第５図について述べたようにｐ゛埋込領域９が設
けられている。このｐ・領域は、 ドレイン領域１とＰ
“領域９との不純物プロファイルが交叉する接合面のう
ち、点９１（いわゆるＣｎｐ）における不純物濃度がＩ
ＸＩＯ”原子／ｃｃ〜３ ＸＩＯ”原子／ＣＣである
ときに本発明による効果が最も顕著である。不純物濃度
がこの上限値より高いと、高ドレイン電圧下でも短絡孔
として機能しなくなり、また下限値より低ければ低ドレ
イン電圧でも短絡孔として働き、オン電圧の上昇を招く
。
共通の部分には同一の符号が付されている。この場合は
、既に第５図について述べたようにｐ゛埋込領域９が設
けられている。このｐ・領域は、 ドレイン領域１とＰ
“領域９との不純物プロファイルが交叉する接合面のう
ち、点９１（いわゆるＣｎｐ）における不純物濃度がＩ
ＸＩＯ”原子／ｃｃ〜３ ＸＩＯ”原子／ＣＣである
ときに本発明による効果が最も顕著である。不純物濃度
がこの上限値より高いと、高ドレイン電圧下でも短絡孔
として機能しなくなり、また下限値より低ければ低ドレ
イン電圧でも短絡孔として働き、オン電圧の上昇を招く
。
第８図は、本発明の別の実施例のＧＴＯサイリスクを示
し、第３図と共通の部分には同一の符号が付されている
。この場合も、第７図について述べたように、 Ｐエミ
ッタ領域１１にＮ“埋込み領域１９が設けられている。
し、第３図と共通の部分には同一の符号が付されている
。この場合も、第７図について述べたように、 Ｐエミ
ッタ領域１１にＮ“埋込み領域１９が設けられている。
この埋込み領域１９とＰエミッタ領域１１との不純物プ
ロファイルの交叉する接合面のうち、点９２における不
純物濃度がｌＸｌ０”原子／ｃｃ〜３Ｘ１０”原子／ｃ
ｃであるとき、本発明による効果が最も顕著であること
およびその理由はＩ ＧＢＴの場合と同様である。
ロファイルの交叉する接合面のうち、点９２における不
純物濃度がｌＸｌ０”原子／ｃｃ〜３Ｘ１０”原子／ｃ
ｃであるとき、本発明による効果が最も顕著であること
およびその理由はＩ ＧＢＴの場合と同様である。
第９図はさらに別の実施例の静電誘導サイリスタを示し
、第８図に示したサイリスクのＰベース領域１３がなく
、Ｎベース領域１２をはさむアノード領域１１およびカ
ソード領域１４にそれぞれアノード電極１５およびカソ
ード電極１６が接触し、Ｎベース領域内に Ｐ＋ゲート
領域２０が分散して設けられている。この場合も、本発
明によってアノード領域１１内に埋込み領域１９が形成
されている。
、第８図に示したサイリスクのＰベース領域１３がなく
、Ｎベース領域１２をはさむアノード領域１１およびカ
ソード領域１４にそれぞれアノード電極１５およびカソ
ード電極１６が接触し、Ｎベース領域内に Ｐ＋ゲート
領域２０が分散して設けられている。この場合も、本発
明によってアノード領域１１内に埋込み領域１９が形成
されている。
本発明によれば、オン状態において両側の主電極からそ
れぞれ異種のキャリアが注入されて伝導度変調を起こす
第一導電型のベース領域に隣接する高不純物濃度の第二
導電型の領域内に、その領域と共通に主電極に接触し、
第一導電型の領域に達しない第一導電型の埋込み領域を
設けることにより、この領域が通常のオン状態では短絡
孔として働かないためオン電圧が低く、主電極に印加さ
れる電圧が高いターンオフ時には短絡孔として働くため
、スイッチング速度が速くなる半導体装置が得られる。
れぞれ異種のキャリアが注入されて伝導度変調を起こす
第一導電型のベース領域に隣接する高不純物濃度の第二
導電型の領域内に、その領域と共通に主電極に接触し、
第一導電型の領域に達しない第一導電型の埋込み領域を
設けることにより、この領域が通常のオン状態では短絡
孔として働かないためオン電圧が低く、主電極に印加さ
れる電圧が高いターンオフ時には短絡孔として働くため
、スイッチング速度が速くなる半導体装置が得られる。
第１図は本発明の一実施例のＩＧＢＴの断面図、第２図
は従来のＩＧＢＴの断面図、第３図は従来のアノ゛−ド
ショートＧＴＯサイリスタの断面図、第４図は従来のア
ノードショー）ＧＴＯサイリスタの別の例の断面図、第
５図は本発明のＩＧＢＴにおける作用を示し、そのうち
（ａ）はドレイン領域近傍の断面図、（ｂ）は（ａ）の
Ａ−Ａ線に沿ったポテンシャル分布図、第６図は従来の
ＩＧＢＴと本発明の一実施例のＩＧＢＴの電流・電圧特
性線図、第７図は本発明のＧＴＯサイリスタにおける作
用を示し、そのうち（ａ）はＰエミッタ領域近傍の断面
図、（ｂ）は（ａ）のＢ−Ｂ線に沿った電子に対するポ
テンシャル分布図、第８図は本発明の別の実施例のＧＴ
イ ０サイリスクの断面図、第９図は本発明のさらに別の実
施例の静電誘導サイリスタの断面図である。 １ ドレイン領域、２ ベース領域、３ Ｎ層、４、ソ
ース領域、５ ゲート絶縁膜、６．１７ ゲート電極、
７ ソース電極、８ ドレイン電極、９．１９ 埋込み
領域、１１ Ｐエミッタ領域、１２Ｎベース領域、１３
Ｐベース領域、ｌｔ−Ｎエミッタ領域、１５ アノ
ード電極、１６ カソード電極、Ｆ！１図 （Ｑ＞ Ｖｏ（Ｖ） 第６１ （ｂ） 第７図 第８図 第ｑ図
は従来のＩＧＢＴの断面図、第３図は従来のアノ゛−ド
ショートＧＴＯサイリスタの断面図、第４図は従来のア
ノードショー）ＧＴＯサイリスタの別の例の断面図、第
５図は本発明のＩＧＢＴにおける作用を示し、そのうち
（ａ）はドレイン領域近傍の断面図、（ｂ）は（ａ）の
Ａ−Ａ線に沿ったポテンシャル分布図、第６図は従来の
ＩＧＢＴと本発明の一実施例のＩＧＢＴの電流・電圧特
性線図、第７図は本発明のＧＴＯサイリスタにおける作
用を示し、そのうち（ａ）はＰエミッタ領域近傍の断面
図、（ｂ）は（ａ）のＢ−Ｂ線に沿った電子に対するポ
テンシャル分布図、第８図は本発明の別の実施例のＧＴ
イ ０サイリスクの断面図、第９図は本発明のさらに別の実
施例の静電誘導サイリスタの断面図である。 １ ドレイン領域、２ ベース領域、３ Ｎ層、４、ソ
ース領域、５ ゲート絶縁膜、６．１７ ゲート電極、
７ ソース電極、８ ドレイン電極、９．１９ 埋込み
領域、１１ Ｐエミッタ領域、１２Ｎベース領域、１３
Ｐベース領域、ｌｔ−Ｎエミッタ領域、１５ アノ
ード電極、１６ カソード電極、Ｆ！１図 （Ｑ＞ Ｖｏ（Ｖ） 第６１ （ｂ） 第７図 第８図 第ｑ図
Claims (1)
- （１）低不純物濃度の第一導電型のベース領域の少なく
とも一方の側に高不純物濃度の第二導電型の領域が隣接
し、その領域に一つの主電極が接触するものにおいて、
前記高不純物濃度の第二導電型領域に、前記主電極に接
触し、前記ベース領域に達しない深さの第一導電型の領
域が設けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196890A JPH03204976A (ja) | 1989-10-20 | 1990-03-03 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27319989 | 1989-10-20 | ||
| JP1-273199 | 1989-10-20 | ||
| JP5196890A JPH03204976A (ja) | 1989-10-20 | 1990-03-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204976A true JPH03204976A (ja) | 1991-09-06 |
Family
ID=26392561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5196890A Pending JPH03204976A (ja) | 1989-10-20 | 1990-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031809A (ja) * | 2001-07-17 | 2003-01-31 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
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