CN103178103A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法。所述半导体器件包括半导体衬底，该半导体衬底有正表面和背表面，以及具有自该半导体衬底的正表面后向布置的p型杂质层、低浓度n型杂质层和n型杂质层，所述n型杂质层中具有高浓度p型杂质区并且所述n型杂质层和所述高浓度p型杂质区被暴露于所述背表面；以及深槽，该深槽在所述半导体衬底中垂直形成，该深槽在所述半导体衬底的正表面上开口并且具有与所述高浓度p型杂质区相连的底部表面。这里，可以增加杂质的激活率并且避免薄膜处理期间晶圆的损坏。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2011年12月26日在韩国知识产权局递交的韩国专利申请No.10-2011-0142689的优先权，该申请的公开内容作为参考合并于此。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
近年来，绝缘栅双极型晶体管（下文中被称为IGBT）已经被广泛地用作大容量电动机、感应加热设备和焊接机等中的电源器件。IGBT与金属氧化物半导体（MOS）有着明显的结构区别，是因为由于IGBT的背表面上P层的存在而使得大量电流可以在PNP晶体管操作中流通。
在非穿通型IGBT（NPT-IGBT）或者场终止型IGBT（FS-IGBT）的情况下，首先完成正表面处理，随后执行背表面处理。在正表面处理期间，执行在半导体衬底的正表面上形成金属膜的工艺，在背表面处理期间，执行用于形成场终止层的离子注入和热扩散工艺。也就是说，为了在所述半导体衬底的背表面上形成集电极，通常将P型杂质注入半导体衬底的背表面，并之后进行热扩散。
在场终止型IGBT（FS-IGBT）的情况下，需要厚度为60到75μm的产品，因此超薄晶圆工艺的重要性增加。然而，超薄晶圆工艺会在抛光之后对非常薄的晶圆执行额外处理时导致晶圆的损坏。
在反向导电IGBT（RC-IGBT）的情况下，需要能够在半导体衬底的背表面上交替地淀积P型杂质区和n型杂质区的图像刻蚀工艺（PEP）。然而，背表面处理是在晶圆很薄的情况下进行的，因而在PEP期间晶圆会被损坏。
发明内容
本发明的一方面提供一种半导体器件及其制造方法，其能够增加杂质的激活率并且防止晶圆在薄膜工艺期间被损坏。
根据本发明的一个方面，提供一种半导体器件，包括：半导体衬底，该半导体衬底具有正表面和背表面，以及具有自该半导体衬底的正表面后向布置的p型杂质层、低浓度n型杂质层和n型杂质层，所述n型杂质层中具有高浓度p型杂质区并且所述n型杂质层和所述高浓度p型杂质区被暴露于所述背表面；以及深槽，该深槽在所述半导体衬底中垂直形成，该深槽在所述半导体衬底的正表面上开口并且具有与所述高浓度p型杂质区相连的底部表面。
所述半导体衬底可以是半导体晶圆。
所述p型杂质区和所述低浓度n型杂质层之间可以形成有n型杂质层。
所述深槽可以具有形成在该深槽的内壁上的氧化膜。
所述氧化膜可从所述半导体衬底的正表面向外突出。
所述氧化膜可以由二氧化硅形成。
所述深槽可以被导电材料填充。
所述导电材料可以包括多晶硅。
所述深槽和邻近深槽之间可以形成栅槽，所述栅槽在所述半导体衬底的正表面上开口，并且所述栅槽的底部部分可以与所述低浓度n型杂质层相连。
所述栅槽可以具有形成在该栅槽的内壁上的氧化膜。
所述氧化膜可以从所述半导体衬底的正表面向外突出。
所述突出的氧化膜可以延伸至半导体衬底的正表面的一部分。
所述氧化膜可以由二氧化硅形成。
所述栅槽可以被导电材料填充。
所述导电材料可以包括多晶硅。
高浓度p型或者n型杂质区可以在所述半导体衬底的正表面上的栅槽的开口周围形成。
所述n型杂质层可以掺杂包括V族元素的n型杂质。
所述p型杂质层和所述p型杂质区可以掺杂包括III族元素的p型杂质。
所述半导体衬底的正表面可以涂覆充当发射极的正面金属膜。
所述正面金属膜可以由铝或者钛形成。
所述半导体衬底的背表面可以涂覆充当集电极的背面金属膜。
所述背面金属膜可以由镍或者银形成。
根据本发明的另一个方面，提供一种制造半导体器件的方法，包括：准备具有正表面和背表面并且掺杂有低浓度n型杂质的半导体衬底；在半导体衬底中垂直地形成在所述半导体衬底的正表面上开口的深槽；通过向所述深槽的底部表面中注入n型杂质离子和对其执行热处理，形成n型杂质层；通过向所述深槽的底部表面中注入p型杂质离子和对其执行热处理，在所述n型杂质层内形成高浓度p型杂质区；以及在所述半导体衬底的正表面上形成用作发射极的正面金属膜。
在形成所述深槽时，所述深槽可以由刻蚀工艺来形成。
在形成所述n型杂质层时，所述热处理可以在800到1200℃下执行。
在形成所述高浓度p型杂质区时，所述热处理可以在800到1200℃下进行。
所述正面金属膜可以由铝或者钛形成。
所述n型杂质层可以掺杂包括V族元素在内的n型杂质。
所述p型杂质区可以掺杂包括III族元素在内的p型杂质。
所述半导体衬底可以是半导体晶圆。
所述方法还可以包括在形成所述高浓度p型杂质区之后，形成在所述半导体衬底的正表面上开口并与低浓度n型杂质层相连的栅槽。
所述方法还可以包括在形成所述栅槽之后，在所述深槽和所述栅槽中形成氧化薄。
所述方法还可以包括在形成所述氧化膜之后在所述深槽和栅槽中埋入导电材料。
所述导电材料可以包括多晶硅。
所述方法还可以包括在买入所述导电材料之后，通过对所述半导体衬底的背表面进行抛光以暴露所述n型杂质层和所述p型杂质区来执行背表面处理。
所述方法还可以包括在背表面处理之后，在所述半导体衬底的背表面上形成充当集电极的背面金属膜。
所述背面金属膜可以由镍或者银形成。
附图说明
通过以下结合附图的详细说明，将会更清楚地理解本发明的上述和其他方面、特征以及其它优点，其中：
图1是根据本发明实施方式的半导体器件的剖面图；以及
图2到图7是示出了根据本发明实施方式的制造半导体器件的过程的图示，其中图2是示出了在其中形成深槽的半导体衬底的图示，图3是示出了在其中形成杂质区的所述半导体衬底的图示，图4是示出了在其中形成栅槽的所述半导体衬底的图示，图5是示出了所述槽被填充氧化膜和导电材料的所述半导体衬底的图示，图6是示出了背表面被抛光的所述半导体衬底的图示，以及图7是示出了在其上形成正面金属膜和背面金属膜的所述半导体衬底的图示。
具体实施方式
现在参照附图详细描述本发明的实施方式。
本发明的实施方式可以以许多不同的方式进行修改，而且本发明的范围不应当被局限于这里所阐述的实施方式。
相反地，提供这些实施方式，以便本公开是透彻和完整的并将向本领域技术人员充分表达本发明的概念。
在附图中，出于清楚的目的可以放大部件的形状和尺寸，并且在全部附图中采用相同的参考标记标示相同或相似的部件。
图1是根据本发明实施方式的半导体器件的剖面图；以及图2到图7是示出了根据本发明实施方式的制造半导体器件的过程的图示。
图2是示出了在其中形成深槽的半导体衬底的图示，图3是示出了在其中形成杂质区的所述半导体衬底的图示，图4是示出了在其中形成栅槽的所述半导体衬底的图示，图5是示出了所述槽被填充氧化膜和导电材料的所述半导体衬底的图示，图6是示出了背表面被抛光的所述半导体衬底的图示，以及图7是示出了在其上形成正面金属膜和背面金属膜的所述半导体衬底的图示。
参照图1，本发明的实施方式可以包括半导体衬底10和深槽20。
所述半导体衬底10可以有正表面11和背表面12。
p型杂质层50、低浓度n型杂质层70和n型杂质层80可以自所述半导体衬底10的正表面11被反向布置。高浓度p型杂质区90可以在所述n型杂质层80中形成。所述n型杂质层80和所述高浓度p型杂质区90可以被暴露于所述背表面12。
以此方式，可以形成具有PNP晶体管结构的所述半导体衬底10。
在附图中，“p+”表示p型杂质被高浓度地掺杂，“n+”表示n型杂质被高浓度地掺杂，“n-”表示n型杂质被低浓度地掺杂。
所述n型杂质层80被称为场终止层。当将过电压施加于所述半导体器件时，所述半导体器件会被损坏。因此，所述场终止层可以阻止电场以保护所述半导体器件。
所述半导体衬底10还可以包括位于所述p型杂质层50和所述低浓度n型杂质层70之间的n型杂质层60。所述n型杂质层60可以用来存储载流子（电子或者空穴）。
所述n型杂质可以包括V族元素，特别是磷。所述p型杂质可以包括III族元素，尤其是硼。
所述半导体衬底10可以是半导体晶圆，更详细地可以是硅晶圆。所述半导体衬底10的低浓度n型杂质层70可以通过在制造所述硅晶圆的过程期间掺杂n型杂质来形成。
所述深槽20可以在所述半导体衬底10中垂直地形成，且在所述半导体衬底10的正表面11上开口。所述深槽20可以当在所述半导体衬底10中形成槽时形成。
所述深槽20的底部表面可以与所述高浓度p型杂质区90相连。
所述深槽20的底部表面指示所述深槽20的停止点。原因是，所述高浓度p型杂质区90是通过所述深槽20形成的。也就是说，杂质离子被注入到所述深槽20的底部部分中，并且被施以热扩散，从而形成所述高浓度p型杂质区90。
类似地，所述n型杂质层80可以通过经由所述深槽20的离子注入和所述热扩散形成。
所述深槽20的内壁可以涂覆氧化膜21，并且所述氧化膜21可以由二氧化硅形成。当硅晶圆被用作所述半导体衬底10时，氧化气体可以简单地流入所述深槽20的内壁从而形成所述氧化膜21。特别地，所述氧化膜21可以是SiO2。
所述氧化膜21可以在所述半导体衬底10的正表面11上形成，也可以在所述深槽20的内壁上形成。形成在所述半导体衬底10的正表面11上的氧化膜可以通过刻蚀移除。
所述深槽20的内部可以填充导电材料22。特别地，所述导电材料22可以包括多晶硅。
因为所述深槽20是处于电浮动（electrical floating）状态，所以相对于所述深槽20所占据的区域而言电阻分量可以减少。因此，所述半导体器件的VCE（饱和（sat））值可以降低。
所述氧化膜21可以从所述半导体衬底10的正表面11向外突出。其上形成有所述氧化膜21的深槽20的内部填充所述导电材料22，于是所述氧化膜21形成。
栅槽30可以在所述深槽20之间形成。所述栅槽30在所述半导体衬底10的正表面11上开口并且栅槽30的底部部分可以与所述低浓度n型杂质层70相连。
所述栅槽30的内部填充导电材料32。特别地，所述导电材料32可以包括多晶硅。填充所述栅槽30的内部的所述导电材料32可以充当栅极。
所述栅槽30的内壁可以涂覆氧化膜31，并且所述氧化膜31可以以与用于形成所述深槽20的方法相同的方法形成。所述氧化膜31可以是二氧化硅。
所述栅极可以通过所述氧化膜31与外界完全地隔离。也就是说，所述栅极是电绝缘的。
所述氧化膜31可以从所述半导体衬底10的正表面11向外突出，并且所突出的氧化膜可以延伸至所述半导体衬底10的正表面11的一部分。由于所突出的氧化膜延伸到半导体衬底10的正表面11的一部分，所以其可以更加有效地将栅极与外部隔离。
高浓度n型或者p型杂质区41和42可以在所述半导体衬底10的正表面11的栅槽30的开口周围形成。图1只显示了n型杂质区，但是本发明的实施方式不限于此。
充当发射极的正面金属膜100可以在所述半导体衬底10的正表面11上形成。所述正面金属膜100可以由具有足够导电率的材料形成，不必受到特别地限制，只要其能够充当发射极即可。特别地，所述导电材料可以包括铝或者钛。
充当集电极的背面金属膜110可以在所述半导体衬底10的背表面12上形成。所述背面金属膜110可以由具有足够导电率的材料形成，不必受到特别地限制，只要其能够充当集电极即可。特别地，所述导电材料可以包括镍或者银。
下面将参照图2至图7详细描述根据本发明另一实施方式的制造半导体器件的方法。
根据本发明实施方式的制造半导体器件的方法可以包括准备所述半导体衬底10，形成所述深槽20，形成所述n型杂质层80，形成所述高浓度p型杂质区90，以及形成所述正面金属膜100。
参照图2，在准备所述半导体衬底10时，所述半导体衬底10可以具有所述正表面11和所述背表面12并且被掺杂低浓度n型杂质。
所述半导体衬底10可以是半导体晶圆，特别的，可以是硅晶圆。
所述n型杂质可以包括V族元素，尤其是磷。
接下来，参照附图2，在形成所述深槽20时，所述深槽20可以在所述半导体衬底10中垂直地形成，并且在所述半导体衬底10的正表面11上开口。所述深槽20可以通过刻蚀形成。
接下来，参照图3，在形成所述n型杂质层80时，n型杂质离子可以被注入到所述深槽20的底部表面中并且之后被热处理，由此形成所述n型杂质层80。所述n型杂质可以包括V族元素，尤其是磷。
所述热处理可以在800到1200℃C下执行。所述杂质离子的热处理在比所述正面金属膜100的熔点足够高的温度下执行，从而增加了所述杂质离子的激活率。
接下来，参照图3，在形成所述高浓度p型杂质区90时，p型杂质离子可以被注入到所述深槽20的底部表面中，并且之后被热处理，由此形成所述高浓度p型杂质区90。所述高浓度p型杂质区90可以在所述n型杂质层80内形成。
所述热处理可以在800到1200℃下执行。所述杂质离子的热处理在比所述正面金属膜100的熔点足够高的温度下执行，从而增加了所述杂质离子的激活率。所述p型杂质可以包括III族元素，尤其是硼。
接下来，参照图7，在形成所述正面金属膜100时，充当发射极的所述正面金属膜100可以在所述半导体衬底10的正表面11上形成。所述正面金属膜100可以包括铝或者钛。
根据本发明的实施方式，所述正面金属膜100在所述n型杂质层80和所述高浓度p型杂质区90形成之后形成。
在下文中，将本发明实施方式的有益效果与正表面金属膜100被初始地形成的情况，也就是说，在所述半导体衬底10的正表面11上形成所述栅槽30和正面金属膜100并之后将所述杂质离子注入到所述半导体衬底10的背表面12中并施以热扩散从而形成所述n型杂质层80和所述高浓度p型杂质区90的情况，进行比较。
首先，可以增加所述杂质离子的激活率。
所述杂质离子可以通过所述热扩散过程扩散到所述半导体衬底10中并且被激活。随着所述热扩散过程的温度增加，所述杂质离子的激活率可以被增加。然而，在所述正面金属膜100被初始形成的情况下，会有所述热扩散过程无法在高于所述正面金属膜100的熔点的温度下进行的限制。
在将铝用作所述正面金属膜100的材料的情况下，所述热扩散过程的温度不能增加到高于大约650℃，即铝的熔点。因此，由于低的热扩散温度，所注入的杂质离子的激活率是低的。例如，当所述热扩散过程在大约500℃下进行时，所述杂质离子的激活率可以是大约5到10%。当所述热扩散过程在800到1200℃下进行时，所述杂质离子的激活率可以增至90%或者更高。然而，由于正面金属膜100，在提高所述热扩散温度时存在着限制。
另一方面，在本发明的所述实施方式的情况下，所述离子杂质通过在半导体衬底10的正表面11上开口的深槽20进行注入，并且被激活，接下来，所述正表面金属膜100在所述半导体衬底10的正表面11上形成。因此，所述热扩散过程的温度不会因正表面金属膜100而受到限制。
因此，所述热扩散过程的温度可以充分地提高到1000℃或者更高，并且所述杂质离子的激活率可以提高到90%或者更高。此外，由于所述激活率可以通过温度进行控制，所以可以不用通过使用像激光退火设备之类的昂贵设备来降低VCE（饱和）。
其次，背表面处理可以被简化并且在背表面处理期间可以避免晶圆的损坏。
在本发明的实施方式的情况下，在正表面处理期间形成所述n型杂质层80和所述高浓度p型杂质区90，并且之后对所述半导体衬底10的背表面12进行抛光以得到预期的厚度，并且集电极通过背表面处理形成。也就是说，杂质离子注入和热扩散不会在背表面处理期间执行。
根据相关技术，对所述半导体衬底的背表面进行抛光，而且将杂质注入到抛光后的背表面中并且进行热扩散。然而，在本发明的实施方式中省略了这些工艺。因此，可以减小在抛光之后对减薄后的衬底所执行的处理，从而显著地降低晶圆被损坏的风险。
特别地，在RC-IGBT的情况下，需要图像刻蚀工艺（PEP）以在所述半导体衬底10的背表面12上交替地淀积所述高浓度p型杂质区90和所述n型杂质区80。由于所述PEP工艺，所述晶圆可能被损坏。
可以通过在所述半导体衬底10的正表面11上开口的深槽20来有选择地形成所述高浓度p型杂质区90，从而无需使用所述PEP工艺。因此，可以实现工艺的简化并避免晶圆的损坏。
参照图4，在形成所述高浓度p型杂质区90之后，可以形成所述栅槽30，其中栅槽30在所述半导体衬底10的正表面11上开口并且与所述低浓度n型杂质层70相连。
参照图5，在形成所述栅槽30之后，所述氧化膜21和31可以分别地在所述深槽20和所述栅槽30中形成。所述氧化膜21和31可以由二氧化硅形成。
参照图5，在形成所述氧化膜21和31之后，可以将所述导电材料22和32埋入所述深槽20和所述栅槽30中。所述导电材料22和32可以包括多晶硅。
参照图6，在将所述导电材料埋入所述槽20和30中之后，所述半导体衬底10的背表面12通过背表面处理进行抛光，从而允许所述n型杂质层80和所述高浓度p型杂质区90被暴露。
可以通过对所述半导体衬底10的背表面12进行抛光使所述n型杂质层80和所述高浓度p型杂质区90暴露于所述半导体衬底10的背表面12。
根据本发明的实施方式，与通过向所述半导体衬底的背表面中注入离子并对这些离子进行热扩散来形成所述n型杂质层和所述高浓度p型杂质区的情况相比，背表面处理可以得到简化。
因为所述n型杂质层80和所述高浓度p型杂质区90是通过所述深槽20形成的，所以在背表面处理中只需要简单的抛光处理。
参照图7，在所述背表面处理之后，作为集电极的所述背面金属膜110可以在所述半导体衬底10的背表面12上形成。背面金属膜110可以包括镍或者银。
所述半导体衬底10、所述n型或者p型杂质区、所述n型或者p型杂质层、所述正面金属膜和所述背面金属膜等等的其它特征与在本发明的上述实施方式中描述的那些特征相同。
如前所述，根据本发明的实施方式，半导体器件及其制造方法可以允许增加杂质激活率，避免薄膜处理期间晶圆的损坏和简化工艺。
尽管已经结合实施方式示出和描述了本发明，但是对于本领域技术人员而言显然地是，在不脱离所附权利要求书所限定的本发明的精神和范围的前提下可以做出修改和变型。

Claims (37)

1.一种半导体器件，该半导体器件包括：
半导体衬底，该半导体衬底具有正表面和背表面，以及具有自该半导体衬底的所述正表面后向布置的p型杂质层、低浓度n型杂质层和n型杂质层，所述n型杂质层中具有高浓度p型杂质区并且所述n型杂质层和所述高浓度p型杂质区被暴露于所述背表面；以及
深槽，该深槽在所述半导体衬底中垂直形成，该深槽在所述半导体衬底的正表面上开口并且具有与所述高浓度p型杂质区相连的底部表面。
2.根据权利要求1所述的半导体器件，其中所述半导体衬底是半导体晶圆。
3.根据权利要求1所述的半导体器件，其中所述p型杂质区和所述低浓度n型杂质层之间形成有n型杂质层。
4.根据权利要求1所述的半导体器件，其中所述深槽具有在所述深槽的内壁上形成的氧化膜。
5.根据权利要求4所述的半导体器件，其中所述氧化膜从所述半导体衬底的所述正表面向外突出。
6.根据权利要求4所述的半导体器件，其中所述氧化膜由二氧化硅形成。
7.根据权利要求1所述的半导体器件，其中所述深槽由导电材料填充。
8.根据权利要求7所述的半导体器件，其中所述导电材料包括多晶硅。
9.根据权利要求1所述的半导体器件，其中所述深槽和邻近深槽之间形成栅槽，所述栅槽在所述半导体衬底的所述正表面上开口，以及
所述栅槽的底部部分与所述低浓度n型杂质层相连。
10.根据权利要求9所述的半导体器件，其中所述栅槽具有在所述栅槽的内壁上形成的氧化膜。
11.根据权利要求10所述的半导体器件，其中所述氧化膜从所述半导体衬底的所述正表面向外突出。
12.根据权利要求11所述的半导体器件，其中所突出的氧化膜延伸至所述半导体器件的所述正表面的一部分。
13.根据权利要求10所述的半导体器件，其中所述氧化膜由二氧化硅形成。
14.根据权利要求9所述的半导体器件，其中所述栅槽由导电材料填充。
15.根据权利要求14所述的半导体器件，其中所述导电材料包括多晶硅。
16.根据权利要求9所述的半导体器件，其中高浓度p型或者n型杂质区在所述半导体衬底的所述正表面的所述栅槽的开口周围形成。
17.根据权利要求1所述的半导体器件，其中所述n型杂质层被掺杂有包括V族元素在内的n型杂质。
18.根据权利要求1所述的半导体器件，其中所述p型杂质层和所述p型杂质区被掺杂有包括III族元素在内的p型杂质。
19.根据权利要求1所述的半导体器件，其中所述半导体衬底的所述正表面被涂覆充当发射极的正面金属膜。
20.根据权利要求19所述的半导体器件，其中所述正面金属膜由铝或者钛形成。
21.根据权利要求1所述的半导体器件，其中所述半导体衬底的所述背表面被涂覆充当集电极的背面金属膜。
22.根据权利要求21所述的半导体器件，其中所述背面金属膜由镍或者银形成。
23.一种制造半导体器件的方法，该方法包括：
准备半导体衬底，该半导体衬底具有正表面和背表面并且被掺杂低浓度n型杂质；
在所述半导体衬底中垂直地形成深槽，该深槽在所述半导体衬底的所述正表面上开口；
通过向所述深槽的底部表面中注入n型杂质离子并且对其执行热处理来形成n型杂质层；
通过向所述深槽的所述底部表面中注入p型杂质离子并且对其执行热处理来在所述n型杂质层内形成高浓度p型杂质区；以及
在所述半导体衬底的所述正表面上形成充当发射极的正面金属膜。
24.根据权利要求23所述的方法，其中，在形成所述深槽的过程中，所述深槽通过刻蚀工艺形成。
25.根据权利要求23所述的方法，其中，在形成所述n型杂质层的过程中，所述热处理在800到1200℃下执行。
26.根据权利要求23所述的方法，其中，在形成所述高浓度p型杂质区的过程中，所述热处理在800到1200℃下执行。
27.根据权利要求23所述的方法，其中所述正面金属膜由铝或者钛形成。
28.根据权利要求23所述的方法，其中所述n型杂质层用包括V族元素在内的n型杂质进行掺杂。
29.根据权利要求23所述的方法，其中所述p型杂质区用包括III族元素在内的p型杂质进行掺杂。
30.根据权利要求23所述的方法，其中所述半导体衬底是半导体晶圆。
31.根据权利要求23所述的方法，该方法还包括在形成所述高浓度p型杂质区之后形成栅槽，该栅槽在所述半导体衬底的所述正表面上开口并且与低浓度n型杂质层相连。
32.根据权利要求31所述的方法，该方法还包括在形成所述栅槽之后，在所述深槽和所述栅槽中形成氧化膜。
33.根据权利要求32所述的方法，该方法还包括在形成所述氧化膜之后，在所述深槽和所述栅槽中埋入导电材料。
34.根据权利要求33所述的方法，其中所述导电材料包括多晶硅。
35.根据权利要求33所述的方法，该方法还包括在埋入所述导电材料之后，通过对所述半导体衬底的所述背表面进行抛光以暴露所述n型杂质层和所述p型杂质区来执行背表面处理。
36.根据权利35所述的方法，该方法还包括在所述背表面处理之后，在所述半导体衬底的所述背表面上形成作为集电极的背面金属膜。
37.根据权利要求36所述的方法，其中所述背面金属膜由镍或者银形成。
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