WO2015087507A1 - 絶縁ゲートバイポーラトランジスタおよびその製造方法 - Google Patents

絶縁ゲートバイポーラトランジスタおよびその製造方法 Download PDF

Info

Publication number
WO2015087507A1
WO2015087507A1 PCT/JP2014/006010 JP2014006010W WO2015087507A1 WO 2015087507 A1 WO2015087507 A1 WO 2015087507A1 JP 2014006010 W JP2014006010 W JP 2014006010W WO 2015087507 A1 WO2015087507 A1 WO 2015087507A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor substrate
bipolar transistor
gate bipolar
insulated gate
Prior art date
Application number
PCT/JP2014/006010
Other languages
English (en)
French (fr)
Inventor
嘉津彦 隣
中川　明夫
秀和 横尾
英夫 鈴木
Original Assignee
株式会社アルバック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アルバック filed Critical 株式会社アルバック
Priority to EP14869846.7A priority Critical patent/EP3082168A4/en
Priority to US15/103,671 priority patent/US20160300938A1/en
Priority to KR1020167011274A priority patent/KR20160064194A/ko
Priority to JP2015552307A priority patent/JPWO2015087507A1/ja
Priority to CN201480064729.3A priority patent/CN105765726A/zh
Publication of WO2015087507A1 publication Critical patent/WO2015087507A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to an insulated gate bipolar transistor having an FS structure and a method for manufacturing the same.
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal-Oxide Semiconductor Field-Effect Transistor
  • PT-IGBT realizes reduction of on-voltage by high carrier injection from the collector side. Also, lifetime control technology is applied to promote carrier recombination at turn-off to reduce turn-off loss. However, there is a problem that the effect of lifetime control is relaxed in a high temperature environment, and turn-off loss increases.
  • the NPT-IGBT increases the carrier transport efficiency by reducing the thickness of the wafer, and controls the impurity concentration of the collector (p + layer) to suppress the carrier injection efficiency. Low turn-off loss is achieved. However, since it is necessary to increase the thickness of the n ⁇ drift layer so that the depletion layer does not reach the collector side at the time of off, there is a limit to lowering the on-voltage.
  • the thickness of the drift layer can be made thinner than that of the NPT type, thereby further promoting the reduction of the on-voltage. It was.
  • the drift layer is thin, there is an advantage that there are few excess carriers, and therefore turn-off loss can be reduced.
  • an epitaxial substrate is widely used for manufacturing an IGBT element.
  • a manufacturing method using an epitaxial substrate has a high device manufacturing cost and is easily affected by crystal defects.
  • an IGBT manufacturing method using a silicon substrate manufactured by a floating zone melt method (FZ method) is known instead of an epitaxial substrate (see, for example, Patent Document 1).
  • the FZ method has a problem that a silicon substrate of 8 inches or more cannot be produced. For this reason, it is subject to various restrictions due to the substrate size, and it is difficult to realize further miniaturization or high quality of the IGBT element because, for example, the desired microfabrication technology cannot be applied. There is a problem.
  • an object of the present invention is to provide an insulated gate bipolar transistor and a method for manufacturing the same, which can realize further miniaturization or higher quality of the element.
  • a method for manufacturing an insulated gate bipolar transistor includes preparing a first conductivity type semiconductor substrate manufactured by an MCZ method.
  • a base layer of the second conductivity type is formed on the first surface of the semiconductor substrate.
  • a first conductivity type emitter region is formed on the surface of the base layer.
  • a gate electrode insulated from the emitter region, the base layer and the semiconductor substrate is formed on the first surface.
  • the semiconductor substrate is thinned by processing the second surface of the semiconductor substrate. By implanting boron into the second surface of the thinned semiconductor substrate, a collector layer of the second conductivity type is formed. By injecting hydrogen into the semiconductor substrate and adjacent to the collector layer, a first conductivity type buffer layer having a higher impurity concentration than the semiconductor substrate is formed.
  • An insulated gate bipolar transistor includes a semiconductor layer, a base layer, an emitter region, a gate electrode, a collector layer, and a buffer layer.
  • the semiconductor layer is composed of a first conductivity type MCZ substrate.
  • the base layer is formed on the semiconductor layer and is made of a second conductivity type semiconductor.
  • the emitter region is formed on the surface of the base layer and is composed of a first conductivity type semiconductor.
  • the gate electrode is formed insulated from the emitter region, the base layer, and the semiconductor layer.
  • the collector layer is formed on the surface of the semiconductor layer opposite to the surface on which the base layer is formed, and is configured of a second conductivity type semiconductor.
  • the buffer layer is formed at the interface between the semiconductor layer and the collector layer, and is composed of a first conductivity type semiconductor having a higher impurity concentration than the semiconductor layer.
  • a method for manufacturing an insulated gate bipolar transistor includes preparing a semiconductor substrate of a first conductivity type manufactured by an MCZ method.
  • a base layer of the second conductivity type is formed on the first surface of the semiconductor substrate.
  • a first conductivity type emitter region is formed on the surface of the base layer.
  • a gate electrode insulated from the emitter region, the base layer and the semiconductor substrate is formed on the first surface.
  • the semiconductor substrate is thinned by processing the second surface of the semiconductor substrate. By implanting boron into the second surface of the thinned semiconductor substrate, a collector layer of the second conductivity type is formed. By injecting hydrogen into the semiconductor substrate and adjacent to the collector layer, a first conductivity type buffer layer having a higher impurity concentration than the semiconductor substrate is formed.
  • an MCZ substrate is used as the semiconductor substrate.
  • the MCZ substrate is a silicon substrate manufactured by the MCZ (Magnetic field applied CZ) method.
  • the MCZ method is a type of Czochralski (CZ) method in which a single crystal is grown while applying a magnetic field to a melt.
  • CZ Czochralski
  • a substrate having a size of 8 inches (diameter of about 200 mm) or more can be easily manufactured.
  • a large-diameter substrate having a size of 12 inches (diameter of about 300 mm) can be obtained relatively easily.
  • the magnetic field applied to the melt may be a static magnetic field or a variable magnetic field.
  • a static magnetic field method for example, a horizontal magnetic field type (HMCZ: Horizontal MCZ), a vertical magnetic field type (VMZZ: Vertical MCZ), a cusp MCZ (Cusp MCZ), and the like can be given.
  • the step of forming the collector layer typically includes a first annealing process in which the second surface is heated at a first temperature (eg, 400 ° C. or higher, preferably 450 ° C. or higher) after boron implantation. including.
  • the step of forming the buffer layer includes a second annealing process in which the second surface is heated at a second temperature (for example, 250 ° C. or more and 500 ° C. or less) after hydrogen implantation.
  • the buffer layer may be formed after the first annealing process.
  • the temperature required for boron diffusion is higher than the temperature required for hydrogen diffusion. Therefore, after forming the buffer layer after the first annealing treatment, the second annealing treatment is performed at a second temperature lower than the first temperature (for example, 280 ° C. or higher and 450 ° C. or lower), so that the implanted hydrogen Therefore, it is possible to form a buffer layer having a desired field stop function.
  • the first annealing process and the second annealing process may be performed using a heating furnace. Thereby, the process cost can be reduced.
  • the gate electrode may be formed before the semiconductor substrate is thinned. Thereby, the handling property of the substrate in the process of forming the base layer, the emitter region, the gate electrode, etc. can be maintained.
  • An insulated gate bipolar transistor includes a semiconductor layer, a base layer, an emitter region, a gate electrode, a collector layer, and a buffer layer.
  • the semiconductor layer is composed of a first conductivity type MCZ substrate.
  • the base layer is formed on the semiconductor layer and is made of a second conductivity type semiconductor.
  • the emitter region is formed on the surface of the base layer and is composed of a first conductivity type semiconductor.
  • the gate electrode is formed insulated from the emitter region, the base layer, and the semiconductor layer.
  • the collector layer is formed on the surface of the semiconductor layer opposite to the surface on which the base layer is formed, and is configured of a second conductivity type semiconductor.
  • the buffer layer is formed at the interface between the semiconductor layer and the collector layer, and is composed of a first conductivity type semiconductor having a higher impurity concentration than the semiconductor layer.
  • the semiconductor layer is composed of the MCZ substrate, a substrate of 8 inches size (diameter about 200 mm) or more can be easily manufactured, for example, a large diameter of 12 inches size (diameter of about 300 mm). Substrates can also be obtained relatively easily. As a result, it becomes possible to use various microfabrication techniques applied to large-diameter substrates, so that further miniaturization or higher quality (higher performance) of IGBT elements can be realized and productivity can be improved. Can also be achieved.
  • FIG. 1 is a schematic cross-sectional view showing an insulated gate bipolar transistor according to an embodiment of the present invention.
  • an n-channel vertical IGBT will be described as an example. This embodiment is preferably applied to a voltage rating of 600 to 1200 V, but is not limited to this.
  • the insulated gate bipolar transistor (hereinafter also referred to as IGBT) 100 of this embodiment includes a drift layer 11 (semiconductor layer), a base layer 12, an emitter region 13, a gate electrode 14, a collector layer 15, and a buffer layer. 16, an emitter electrode 18, and a collector electrode 19.
  • the drift layer 11 is formed of a relatively high resistance n ⁇ -type (first conductivity type) semiconductor that supports the voltage between the collector (C) and the emitter (E).
  • the drift layer 11 is composed of an n ⁇ type silicon single crystal substrate (hereinafter also simply referred to as an MCZ substrate) manufactured by the MCZ method.
  • the thickness of the drift layer 11 is, for example, 50 to 300 ⁇ m, and the impurity concentration of the drift layer 11 is, for example, 1 ⁇ 10 12 to 1 ⁇ 10 15 cm ⁇ 3 .
  • the base layer 12 is formed on the drift layer 11 (one side surface) and is made of a p-type (second conductivity type) semiconductor.
  • the base layer 12 is formed by diffusion, for example, by injecting boron as an impurity element into the surface of the drift layer 11.
  • the thickness of the base layer 12 is, for example, 1 to 5 ⁇ m, and the surface concentration of impurities in the base layer 12 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the emitter region 13 is formed at a plurality of locations on the surface of the base layer 12 and is made of an n + type semiconductor having a higher impurity concentration than the drift layer 11.
  • the emitter region 13 is formed in, for example, a plurality of grids extending in the direction perpendicular to the paper surface.
  • the emitter region 13 is formed, for example, by injecting phosphorus as an impurity element into the surface of the base layer 12.
  • the emitter region 13 has a thickness of, for example, 0.5 to 2 ⁇ m, and the emitter region 13 has an impurity concentration of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the gate electrode 14 is formed on the one surface of the drift layer 11 so as to be insulated from the emitter region 13, the base layer 12 and the drift layer 11.
  • the IGBT 100 of the present embodiment has a trench gate structure, and the gate electrode 14 penetrates the base layer 12 in the thickness direction, for example, in a lattice shape in a direction perpendicular to the paper surface between predetermined emitter regions 13 adjacent to each other. A plurality are formed.
  • the gate electrode 14 is typically made of polysilicon, but may be made of a metal material or the like in addition to this. Gate electrode 14 is electrically insulated from emitter region 13, base layer 12 and drift layer 11 by gate oxide 17.
  • the gate oxide 17 is made of, for example, silicon oxide, and includes a first gate oxide film 17a and a second gate oxide film 17b.
  • the first gate oxide film 17a and the second gate oxide film 17b are integrally connected to each other.
  • the first gate oxide film 17 a is formed at the interface between the gate electrode 14, the emitter region 13, the base layer 12, and the drift layer 11.
  • the second gate oxide film 17 b is formed at the interface between the gate electrode 14 and the emitter electrode 18.
  • the collector layer 15 is formed on a surface (back surface) opposite to the surface on which the base layer 12 of the drift layer 11 is formed, and is made of a p + type semiconductor having a higher impurity concentration than the base layer.
  • the collector layer 15 is formed, for example, by injecting boron as an impurity element into the back surface of the drift layer 11.
  • the collector layer 15 has a thickness of, for example, 0.1 to 1 ⁇ m, and the collector layer 15 has an impurity concentration of, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the buffer layer 16 is formed at the interface between the drift layer 11 and the collector layer 15 and is made of an n + type semiconductor having a higher impurity concentration than the drift layer 11.
  • the buffer layer 16 functions as a field stop (FS) layer that prevents the depletion layer formed in the base layer 12 from reaching the collector layer 15 when a voltage between the gate (G) and the emitter (E) is applied.
  • FS field stop
  • the buffer layer 16 is formed, for example, by injecting hydrogen as an impurity element into the back surface of the drift layer 11.
  • the thickness of the buffer layer 16 is, for example, 1 to 20 ⁇ m, and the impurity concentration of the buffer layer 16 is, for example, 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the emitter electrode 18 is formed on the surface of the base layer 12 and is made of a metal material such as aluminum.
  • the emitter electrode 18 is electrically connected to the base layer 12 and the emitter region 13, and is electrically insulated from the gate electrode 14 via the gate oxide 17.
  • the collector electrode 19 is composed of a metal film formed on the surface of the collector layer 15.
  • the collector electrode 19 may be a metal single layer film or a multilayer film of different metals.
  • the collector electrode 19 is composed of a laminated film of aluminum (Al), chromium (Cr), nickel (Ni), and gold (Au).
  • FIG. 1 is schematic cross-sectional views of the respective steps for explaining the manufacturing method of the IGBT 100.
  • an n ⁇ type semiconductor substrate (silicon substrate) 110 manufactured by the MCZ method is prepared.
  • the diameter of the semiconductor substrate 110 is 8 inches or more, and a 12-inch wafer is used in this embodiment.
  • the thickness of the semiconductor substrate 110 is not particularly limited, and is, for example, 600 to 1200 ⁇ m.
  • the base layer 12, the emitter region 13, and the gate electrode 14 are sequentially formed on the surface 111 (first surface) of the semiconductor substrate 110 (FIG. 2).
  • the base layer 12 is formed by injecting a p-type impurity such as boron into the surface 111 of the semiconductor substrate 110 at a predetermined dose (for example, 1 ⁇ 10 13 to 1 ⁇ 10 14 ions / cm 2 ) and thermally diffusing. .
  • the emitter region 13 is diffused by injecting an n-type impurity such as phosphorus into a predetermined region on the surface of the base layer 12 at a predetermined dose (for example, 5 ⁇ 10 14 to 1 ⁇ 10 16 ions / cm 2 ).
  • a beamline ion implantation apparatus, a plasma doping apparatus, or the like is used for the formation of the base layer 12 and the emitter region 13, for example.
  • the formation method of the gate electrode 14 includes, for example, a step of forming a trench in the surface 111 of the semiconductor substrate 110, a step of covering the inner wall surface of the trench with the first gate oxide film 17a, and a first portion in the trench. Filling with polysilicon from above the gate oxide film 17a. Thereafter, the gate electrode 14 and a part of the surrounding emitter region 13 are covered with the second gate oxide film 17b, and a wiring for leading the gate electrode 14 to the outside is formed.
  • the emitter electrode 18 is formed on the surface 111 of the semiconductor substrate 110.
  • an emitter electrode 18 is formed by forming an aluminum film by sputtering and patterning it into a predetermined shape.
  • the semiconductor substrate 110 is thinned by processing the back surface 112 (second surface) of the semiconductor substrate 110.
  • the handling property of the substrate in the step of forming the base layer 12, the emitter region 13, the gate electrode 14, the emitter electrode 18 and the like can be maintained.
  • the semiconductor substrate 110 is reduced to a thickness of 60 to 130 ⁇ m, for example.
  • a mechanical polishing method using a grinder or a polishing cloth for example, a CMP (Chemical-Mechanical Polishing) method combining mechanical polishing and chemical polishing, or a plasma processing method such as etch back can be applied. is there.
  • the collector layer 15 is formed on the back surface 112 of the semiconductor substrate 110.
  • a predetermined dose for example, 1 ⁇ 10 12 to 1 ⁇ 10 14 ion / cm 2
  • a predetermined energy for example, 10 to 100 keV.
  • Boron is implanted (FIG. 5).
  • a first annealing process is performed to heat the back surface 112 of the semiconductor substrate 110 to a predetermined temperature, thereby diffusing and activating the boron implanted into the dose region 150 while relaxing internal stress in the dose region 150.
  • a p + -type collector layer 15 having a predetermined concentration is formed (FIG. 6).
  • the heating method in the first annealing process is not particularly limited, and in this embodiment, a furnace annealing method using a heating furnace is employed. As a result, the process cost can be reduced.
  • the annealing temperature (first temperature) in the first annealing treatment is set to a temperature at which a sufficient diffusion activation effect of boron is obtained and does not affect the emitter electrode 18 and the like, for example, 400 ° C. or more and 550 ° C. It is as follows. Thereby, the collector layer 15 having desired conductive characteristics can be formed without affecting the surface electrode of the semiconductor substrate 110.
  • a buffer layer 16 is formed in the semiconductor substrate 110 and in a region adjacent to the collector layer 15.
  • a predetermined dose for example, 1 ⁇ 10 14 to 1 ⁇ 10 16 ion / cm 2
  • a predetermined energy for example, 200 to 1000 keV.
  • Hydrogen is injected (FIG. 7). Since hydrogen has the smallest atomic radius, it can easily pass through the collector layer 15, thereby forming a dose region 160 having a predetermined thickness adjacent to the collector layer 15.
  • the heating method in the second annealing process is not particularly limited, and in this embodiment, a furnace annealing method using a heating furnace is employed. As a result, the process cost can be reduced.
  • the annealing temperature (second temperature) in the second annealing process is not particularly limited, and is, for example, 250 ° C. or more and 500 ° C. or less.
  • the second temperature is set to a temperature at which the effect of stabilizing the donor caused by crystal defects formed by hydrogen implantation is obtained, for example, 280 ° C. or higher and 450 ° C. or lower.
  • the buffer layer 16 having desired conductive characteristics can be formed.
  • the formation of the buffer layer 16 forms the drift layer 11 sandwiched between the base layer 12 and the buffer layer 16 inside the semiconductor substrate 110 (FIG. 8).
  • the drift layer 11 is composed of an n ⁇ type semiconductor layer having the same conductivity type as the semiconductor substrate 110.
  • a beamline ion implantation apparatus for forming the collector layer 15 and the implantation of hydrogen for forming the buffer layer 16 for example, a beamline ion implantation apparatus, a plasma doping apparatus, or the like is used.
  • the collector electrode 19 is formed on the back surface 112 of the semiconductor substrate 110 as shown in FIG.
  • the collector electrode 19 is formed by sequentially forming an Al film, a Cr film, a Ni film, and an Au film by a sputtering method. Thereafter, the IGBT 100 of this embodiment is manufactured by being separated into pieces with a predetermined element size.
  • the MCZ substrate is used as the semiconductor substrate, a substrate having an 8-inch size (diameter about 200 mm) or more can be easily manufactured.
  • a large-diameter substrate having a 12-inch size (diameter about 300 mm). can also be obtained relatively easily.
  • the first annealing process after boron implantation for forming the collector layer 15 and the second annealing process after hydrogen implantation for forming the buffer layer 16 are performed separately.
  • the diffusion activation of the implanted boron and the formation of the donor by hydrogen can be performed appropriately.
  • the buffer layer 16 is formed after the collector layer 15 is formed.
  • the temperature required for diffusional activation of boron is higher than the temperature required for donor stabilization with hydrogen. Therefore, by forming the buffer layer 16 after the first annealing, the donor can be appropriately treated with the implanted hydrogen, thereby forming a buffer layer having a desired field stop function. Is possible.
  • an n-channel vertical IGBT has been described as an example.
  • the present invention is not limited to this, and the present invention can also be applied to a p-channel vertical IGBT.
  • the trench gate structure IGBT has been described as an example, but the present invention can be applied to a planar gate structure IGBT instead.
  • the furnace annealing method is employed for the annealing process (first annealing process) for forming the collector layer 15, but instead of this, other annealing methods such as laser annealing can be applied. is there.
  • a heat treatment (sinter annealing) for sintering the emitter electrode 18 and the surface 111 of the semiconductor substrate 110 may be additionally performed.
  • the sintering temperature needs to be higher than the annealing process (second annealing process) for forming the buffer layer 16, it is preferably performed before the buffer layer 15 is formed.
  • the sintering process may be performed simultaneously with the annealing process (first annealing process) for forming the collector layer 15.
  • phosphorus and boron are ion-implanted into the back surface 112 of the semiconductor substrate 110 to form the buffer layer 16 and the collector layer 15 by phosphorous, respectively, and then annealing is performed by performing a sintering anneal. It is also possible to form them simultaneously.
  • a buffer layer 16 in which a donor formed of hydrogen and a donor formed of phosphorus are mixed may be formed by injecting hydrogen into the back surface 112 of the semiconductor substrate and performing an annealing process.
  • the donor formed by hydrogen overlaps with the donor formed by phosphorus, or is continuously adjacent to the donor by phosphorus on the semiconductor substrate 110 closer to the surface 111 than the donor by phosphorus.
  • another buffer layer may be formed separately. Since the phosphorus donor and the hydrogen donor have different properties, the device performance can be improved. For example, a phosphorus donor has a low activation rate and a short carrier life.
  • hydrogen implantation and annealing can be performed after the collector electrode is formed.
  • phosphorus and boron may be implanted and annealed with a laser or the like, and then hydrogen may be implanted for annealing.
  • the hydrogen implantation is continuously performed a plurality of times while changing the acceleration energy, whereby a buffer layer in which the donor concentration is changed stepwise can be formed.
  • the oxygen concentration of the MCZ substrate to be used is preferably 1 ⁇ 10 18 / cm 3 or less, more preferably 5 ⁇ 10 17 / cm 3 or less, in order to realize good device characteristics.
  • the present invention lies in that it is possible to improve the device performance by using a large-diameter MCZ wafer rather than using a conventional FZ substrate because fine alignment is possible.
  • IGBT insulated gate bipolar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】素子のさらなる微細化あるいは高品質化を実現することができる絶縁ゲートバイポーラトランジスタの製造方法を提供する。 【解決手段】本発明の一実施形態は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。上記半導体基板の第１の表面に第２導電型のベース層１２と、第１導電型のエミッタ領域１３と、ゲート電極１４が形成される。上記半導体基板の第２の表面を加工することで上記半導体基板が薄化され、薄化された上記第２の表面にホウ素を注入することで、第２導電型のコレクタ層１５が形成される。上記半導体基板の内部であってコレクタ層１５との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層１６が形成される。

Description

絶縁ゲートバイポーラトランジスタおよびその製造方法
　本発明は、ＦＳ構造を有する絶縁ゲートバイポーラトランジスタおよびその製造方法に関する。
　電力変換用のパワーデバイスとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が知られている。ＩＧＢＴは、高耐圧パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）のオン電圧（あるいはオン抵抗）の低減を目的とした半導体装置であり、パンチスルー型ＩＧＢＴ（ＰＴ－ＩＧＢＴ）、ノンパンチスルー型ＩＧＢＴ（ＮＰＴ－ＩＧＢＴ）、フィールドストップ型ＩＧＢＴ（ＦＳ－ＩＧＢＴ）等が開発されている。
　ＰＴ－ＩＧＢＴは、コレクタ側からキャリアを高注入することでオン電圧の低減を実現する。また、ターンオフ時のキャリアの再結合を促す目的でライフタイムコントロール技術を適用し、ターンオフ損失の低減を図っている。しかし高温環境においてライフタイムコントロールによる効果が緩和してしまい、ターンオフ損失が増加するという問題があった。
　また、ＮＰＴ－ＩＧＢＴは、ウェーハの厚さを薄くしてキャリアの輸送効率を高めるとともに、コレクタ（ｐ＋層）の不純物濃度をコントロールしてキャリアの注入効率を抑制することで、低オン電圧と低ターンオフ損失とを実現している。しかし、オフ時に空乏層がコレクタ側に到達しないようにｎ－ドリフト層を厚くする必要があるため、低オン電圧化に限界があった。
　一方、ＦＳ－ＩＧＢＴは、空乏層を止めるためのＦＳ層が形成されているため、ＮＰＴ型よりもドリフト層の厚さを薄くでき、これにより低オン電圧化をさらに促進することが可能となった。また、ドリフト層の厚さが薄いため、過剰キャリアが少なく、したがってターンオフ損失も低減することができるという利点がある。
　ところで、ＩＧＢＴ素子の作製にはエピタキシャル基板が広く用いられている。しかしながらエピタキシャル基板を用いた製造方法は素子の製造コストが高く、また結晶欠陥の影響を受けやすい。一方、エピタキシャル基板に代えて、浮遊帯融液法（ＦＺ法：Float Zone method）で作製されたシリコン基板を用いたＩＧＢＴの製造方法が知られている（例えば特許文献１参照）。
特表２００３－５３３０４７号公報
　しかしながら、ＦＺ法では８インチ以上のシリコン基板を作製することができないという問題がある。このため、基板サイズに起因する種々の制約を受けてしまい、例えば所望とする微細加工技術を適用することができないことで、ＩＧＢＴ素子のさらなる微細化あるいは高品質化を実現することが困難であるという問題がある。
　以上のような事情に鑑み、本発明の目的は、素子のさらなる微細化あるいは高品質化を実現することが可能な、絶縁ゲートバイポーラトランジスタおよびその製造方法を提供することにある。
　上記目的を達成するため、本発明の一形態に係る絶縁ゲートバイポーラトランジスタの製造方法は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。
　上記半導体基板の第１の表面に第２導電型のベース層が形成される。
　上記ベース層の表面に第１導電型のエミッタ領域が形成される。
　上記第１の表面に、上記エミッタ領域、上記ベース層および上記半導体基板から絶縁されたゲート電極が形成される。
　上記半導体基板の第２の表面を加工することで上記半導体基板が薄化される。
　薄化された上記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層が形成される。
　上記半導体基板の内部であって上記コレクタ層との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層が形成される。
　本発明の一形態に係る絶縁ゲートバイポーラトランジスタは、半導体層と、ベース層と、エミッタ領域と、ゲート電極と、コレクタ層と、バッファ層とを具備する。
　上記半導体層は、第１導電型のＭＣＺ基板で構成される。
　上記ベース層は、上記半導体層の上に形成され、第２導電型の半導体で構成される。
　上記エミッタ領域は、上記ベース層の表面に形成され、第１導電型の半導体で構成される。
　上記ゲート電極は、上記エミッタ領域、上記ベース層および上記半導体層から絶縁して形成される。
　上記コレクタ層は、上記半導体層の上記ベース層が形成される面とは反対側の面に形成され、第２導電型の半導体で構成される。
　上記バッファ層は、上記半導体層と上記コレクタ層との界面に形成され、上記半導体層よりも不純物濃度が高い第１導電型の半導体で構成される。
本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタを示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、表面電極の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、表面電極の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、ウェーハの薄化工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、コレクタ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、コレクタ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、バッファ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、バッファ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、裏面電極の形成工程を示す概略断面図である。
　本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタの製造方法は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。
　上記半導体基板の第１の表面に第２導電型のベース層が形成される。
　上記ベース層の表面に第１導電型のエミッタ領域が形成される。
　上記第１の表面に、上記エミッタ領域、上記ベース層および上記半導体基板から絶縁されたゲート電極が形成される。
　上記半導体基板の第２の表面を加工することで上記半導体基板が薄化される。
　薄化された上記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層が形成される。
　上記半導体基板の内部であって上記コレクタ層との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層が形成される。
　上記製造方法においては、半導体基板として、ＭＣＺ基板が用いられる。ＭＣＺ基板は、ＭＣＺ（Magnetic field applied CZ）法で作製されたシリコン基板である。ＭＣＺ法は、融液に磁場を印加しながら単結晶を成長させるチョクラルスキー（ＣＺ）法の一種である。ＭＣＺ法によれば、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
　融液に印加する磁場は静磁場であってもよいし、変動磁場であってもよい。静磁場方式の場合には、例えば横磁場型（ＨＭＣＺ：Horizontal MCZ）、縦磁場型（ＶＭＣＺ：Vertical MCZ）、カスプＭＣＺ（Cusp MCZ）等が挙げられる。
　上記コレクタ層を形成する工程は、典型的には、ホウ素の注入後、上記第２の表面を第１の温度（例えば、４００℃以上、好ましくは４５０℃以上）で加熱する第１のアニール処理を含む。この場合、上記バッファ層を形成する工程は、水素の注入後、上記第２の表面を第２の温度（例えば、２５０℃以上５００℃以下）で加熱する第２のアニール処理を含む。
　ホウ素注入後のアニール処理と水素注入後のアニール処理とを別々に実施することにより、注入されたホウ素の拡散と活性化および水素注入により形成されたドナーの安定化を各々適切に行うことができる。
　上記バッファ層は、上記第１のアニール処理の後に形成されてもよい。
　典型的には、ホウ素の拡散に必要な温度は、水素の拡散に必要な温度よりも高い。そこで第１のアニール処理の後にバッファ層を形成した後、第１の温度以下の第２の温度（例えば２８０℃以上４５０℃以下）で第２のアニール処理を実施することで、注入された水素の適正な拡散処理が可能となり、これにより所望とするフィールドストップ機能を有するバッファ層を形成することが可能となる。
　上記第１のアニール処理および上記第２のアニール処理は、加熱炉を用いて実施されてもよい。これにより、プロセスコストの低減を図ることができる。
　上記ゲート電極は、上記半導体基板を薄化する前に形成されてもよい。
　これにより、ベース層、エミッタ領域、ゲート電極等の形成工程における基板のハンドリング性を維持することができる。
　本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタは、半導体層と、ベース層と、エミッタ領域と、ゲート電極と、コレクタ層と、バッファ層とを具備する。
　上記半導体層は、第１導電型のＭＣＺ基板で構成される。
　上記ベース層は、上記半導体層の上に形成され、第２導電型の半導体で構成される。
　上記エミッタ領域は、上記ベース層の表面に形成され、第１導電型の半導体で構成される。
　上記ゲート電極は、上記エミッタ領域、上記ベース層および上記半導体層から絶縁して形成される。
　上記コレクタ層は、上記半導体層の上記ベース層が形成される面とは反対側の面に形成され、第２導電型の半導体で構成される。
　上記バッファ層は、上記半導体層と上記コレクタ層との界面に形成され、上記半導体層よりも不純物濃度が高い第１導電型の半導体で構成される。
　本実施形態のＩＧＢＴによれば、半導体層がＭＣＺ基板で構成されているため、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
　以下、図面を参照しながら、本発明の実施形態を説明する。
［ＩＧＢＴの構成］
　図１は、本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタを示す概略断面図である。本実施形態ではｎチャネル縦型ＩＧＢＴを例に挙げて説明する。本実施形態は電圧定格が６００～１２００Ｖのものに適用されるのが好ましいが、これに限定されるものではない。
　本実施形態の絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴともいう。）１００は、ドリフト層１１（半導体層）と、ベース層１２と、エミッタ領域１３と、ゲート電極１４と、コレクタ層１５と、バッファ層１６と、エミッタ電極１８と、コレクタ電極１９とを有する。
　ドリフト層１１は、コレクタ（Ｃ）－エミッタ（Ｅ）間の電圧を支える比較的高抵抗のｎ－型（第１導電型）の半導体で構成される。ドリフト層１１は、ＭＣＺ法で作製されたｎ－型のシリコン単結晶基板（以下、単にＭＣＺ基板ともいう。）で構成される。ドリフト層１１の厚みは、例えば５０～３００μｍであり、ドリフト層１１の不純物濃度は、例えば１×１０１２～１×１０１５ｃｍ－３である。
　ベース層１２は、ドリフト層１１の上（一方側の面）に形成され、ｐ型（第２導電型）の半導体で構成される。ベース層１２は、例えば、ドリフト層１１の表面に不純物元素としてホウ素を注入することで拡散形成される。ベース層１２の厚みは、例えば１～５μｍであり、ベース層１２の不純物の表面濃度は、例えば１×１０１７～１×１０１８ｃｍ－３である。
　エミッタ領域１３は、ベース層１２の表面の複数箇所に形成され、ドリフト層１１よりも不純物濃度の高いｎ＋型の半導体で構成される。エミッタ領域１３は、例えば、紙面垂直方向に延びる複数の格子状に形成される。エミッタ領域１３は、例えば、ベース層１２の表面に不純物元素としてリンを注入することで形成される。エミッタ領域１３の厚みは、例えば０．５～２μｍであり、エミッタ領域１３の不純物濃度は、例えば１×１０１８～１×１０２１ｃｍ－３である。
　ゲート電極１４は、ドリフト層１１の上記一方側の面に、エミッタ領域１３、ベース層１２およびドリフト層１１から絶縁して形成される。本実施形態のＩＧＢＴ１００は、トレンチゲート構造を有し、ゲート電極１４は、ベース層１２を厚み方向に貫通し、例えば、相互に隣接する所定のエミッタ領域１３の間に紙面垂直方向に格子状に複数形成される。
　ゲート電極１４は、典型的には、ポリシリコンで構成されるが、これ以外にも金属材料等で構成されてもよい。ゲート電極１４は、ゲート酸化物１７によってエミッタ領域１３、ベース層１２およびドリフト層１１から電気的に絶縁される。
　ゲート酸化物１７は、例えばシリコン酸化物で構成され、第１のゲート酸化膜１７ａと、第２のゲート酸化膜１７ｂとを有する。第１のゲート酸化膜１７ａおよび第２のゲート酸化膜１７ｂは相互に一体的に接続される。第１のゲート酸化膜１７ａは、ゲート電極１４と、エミッタ領域１３、ベース層１２およびドリフト層１１との界面に形成される。第２のゲート酸化膜１７ｂは、ゲート電極１４とエミッタ電極１８との界面に形成される。
　コレクタ層１５は、ドリフト層１１のベース層１２が形成される面とは反対側の面（裏面）に形成され、ベース層よりも不純物濃度の高いｐ＋型の半導体で構成される。コレクタ層１５は、例えば、ドリフト層１１の裏面に不純物元素としてホウ素を注入することで形成される。コレクタ層１５の厚みは、例えば０．１～１μｍであり、コレクタ層１５の不純物濃度は、例えば１×１０１６～１×１０１８ｃｍ－３である。
　バッファ層１６は、ドリフト層１１とコレクタ層１５との界面に形成され、ドリフト層１１よりも不純物濃度が高いｎ＋型の半導体で構成される。バッファ層１６は、ゲート（Ｇ）－エミッタ（Ｅ）間の電圧印加時にベース層１２に形成される空乏層がコレクタ層１５へ到達するのを阻止するフィールドストップ（ＦＳ）層として機能する。
　バッファ層１６は、例えば、ドリフト層１１の裏面に不純物元素として水素を注入することで形成される。バッファ層１６の厚みは、例えば１～２０μｍであり、バッファ層１６の不純物濃度は、例えば１×１０１５～１×１０１８ｃｍ－３である。
　エミッタ電極１８は、ベース層１２の表面に形成され、例えばアルミニウム等の金属材料で構成される。エミッタ電極１８は、ベース層１２およびエミッタ領域１３と電気的に接続され、ゲート電極１４とはゲート酸化物１７を介して電気的に絶縁されている。
　コレクタ電極１９は、コレクタ層１５の表面に形成された金属膜で構成される。コレクタ電極１９は金属の単層膜であってもよいし、異種金属の多層膜であってもよい。本実施形態では、コレクタ電極１９は、アルミニウム（Ａｌ）とクロム（Ｃｒ）とニッケル（Ｎｉ）と金（Ａｕ）の積層膜で構成される。
［ＩＧＢＴの製造方法］
　次に、以上のように構成されるＩＧＢＴ１００の製造方法について説明する。図２～図９は、ＩＧＢＴ１００の製造方法を説明する各工程の概略断面図である。
（表面電極形成工程）
　まず、図２に示すように、ＭＣＺ法で作製されたｎ－型の半導体基板（シリコン基板）１１０を準備する。半導体基板１１０の直径は、８インチ以上であり、本実施形態では１２インチウェーハが用いられる。半導体基板１１０の厚みは特に限定されず、例えば６００～１２００μｍである。
　次に、半導体基板１１０の表面１１１（第１の表面）に、ベース層１２、エミッタ領域１３およびゲート電極１４が順に形成される（図２）。
　ベース層１２は、半導体基板１１０の表面１１１にホウ素等のｐ型不純物を所定のドーズ量（例えば、１×１０１３～１×１０１４ｉｏｎ／ｃｍ２）注入し、熱拡散して形成される。エミッタ領域１３は、ベース層１２の表面の所定領域にリン等のｎ型不純物を所定のドーズ量（例えば、５×１０１４～１×１０１６ｉｏｎ／ｃｍ２）注入することで拡散形成される。ベース層１２およびエミッタ領域１３の形成には、例えば、ビームライン型イオン注入装置、プラズマドーピング装置等が用いられる。
　ゲート電極１４の形成方法は、例えば、半導体基板１１０の表面１１１にトレンチを形成する工程と、上記トレンチの内壁面を第１のゲート酸化膜１７ａで被覆する工程と、上記トレンチの内部を第１のゲート酸化膜１７ａの上からポリシリコンで充填する工程とを有する。その後、ゲート電極１４およびその周囲のエミッタ領域１３の一部を第２のゲート酸化膜１７ｂで被覆し、さらにゲート電極１４を外部へ引き出す配線が形成される。
　続いて図３に示すように、半導体基板１１０の表面１１１にエミッタ電極１８が形成される。本実施形態ではアルミニウム膜をスパッタ法で形成し、それを所定形状にパターニングすることで、エミッタ電極１８が形成される。
（薄化工程）
　次に、図４に示すように、半導体基板１１０の裏面１１２（第２の表面）を加工することで、半導体基板１１０が薄化される。半導体基板１１０の表面１１１の加工後に薄化工程を実施することで、ベース層１２、エミッタ領域１３、ゲート電極１４、エミッタ電極１８等の形成工程における基板のハンドリング性を維持することができる。
　薄化工程では、半導体基板１１０は、例えば６０～１３０μｍの厚みに減厚される。薄化工程には、例えば、グラインダや研磨布を用いた機械研磨法、機械研磨と化学研磨を組み合わせたＣＭＰ（Chemical-Mechanical Polishing）法、あるいは、エッチバック等のプラズマ処理法等が適用可能である。
（コレクタ層およびバッファ層形成工程）
　続いて図５および図６に示すように、半導体基板１１０の裏面１１２にコレクタ層１５が形成される。
　コレクタ層１５の形成工程では、まず、半導体基板１１０の裏面１１２に所定のエネルギー（例えば、１０～１００ｋｅＶ）で所定のドーズ量（例えば、１×１０１２～１×１０１４ｉｏｎ／ｃｍ２）のホウ素が注入される（図５）。次に、半導体基板１１０の裏面１１２を所定温度に加熱する第１のアニール処理を実施することで、ドーズ領域１５０の内部応力を緩和しつつ、ドーズ領域１５０に注入されたホウ素を拡散、活性化させる。これにより所定濃度のｐ＋型のコレクタ層１５が形成される（図６）。
　上記第１のアニール処理における加熱方法は特に限定されず、本実施形態では、加熱炉を用いたファーネスアニール法が採用される。これによりプロセスコストの低減を図ることができる。
　上記第１のアニール処理におけるアニール温度（第１の温度）は、ホウ素の十分な拡散活性化効果が得られ、かつエミッタ電極１８等に影響を及ぼさない温度に設定され、例えば４００℃以上５５０℃以下とされる。これにより半導体基板１１０の表面電極に影響を及ぼすことなく、所望とする導電特性を有するコレクタ層１５を形成することができる。
　続いて図７および図８に示すように、半導体基板１１０の内部であってコレクタ層１５との隣接領域にバッファ層１６が形成される。
　バッファ層１６の形成工程では、まず、半導体基板１１０の裏面１１２に所定のエネルギー（例えば、２００～１０００ｋｅＶ）で所定のドーズ量（例えば、１×１０１４～１×１０１６ｉｏｎ／ｃｍ２）の水素が注入される（図７）。水素は原子半径が最も小さいため、コレクタ層１５を容易に通過でき、これによりコレクタ層１５に隣接する所定厚みのドーズ領域１６０を形成することができる。
　次に、半導体基板１１０の裏面１１２を所定温度に加熱する第２のアニール処理を実施することで、ドーズ領域１６０の内部応力を緩和しつつ、ドーズ領域１６０に水素によって形成されたドナーを安定化させる。これにより所定濃度のｎ＋型のバッファ層１６が形成される（図８）。
　上記第２のアニール処理における加熱方法は特に限定されず、本実施形態では、加熱炉を用いたファーネスアニール法が採用される。これによりプロセスコストの低減を図ることができる。
　上記第２のアニール処理におけるアニール温度（第２の温度）は、特に限定されず、例えば２５０℃以上５００℃以下とされる。本実施形態では、第２の温度は、水素注入によって形成された結晶欠陥によって生じるドナーの安定化の効果が得られる温度に設定され、例えば２８０℃以上４５０℃以下とされる。これにより所望とする導電特性を有するバッファ層１６を形成することができる。
　一方、バッファ層１６の形成により、半導体基板１１０の内部には、ベース層１２とバッファ層１６との間に挟まれるドリフト層１１が形成される（図８）。ドリフト層１１は、半導体基板１１０と同じ導電型であるｎ－型の半導体層で構成される。
コレクタ層１５形成のためのホウ素の注入およびバッファ層１６形成のための水素の注入には、例えば、ビームライン型イオン注入装置、プラズマドーピング装置等が用いられる。
（裏面電極形成工程）
　バッファ層１６の形成後、図９に示すように、半導体基板１１０の裏面１１２にはコレクタ電極１９が形成される。本実施形態ではＡｌ膜、Ｃｒ膜、Ｎｉ膜およびＡｕ膜を順にスパッタ法で形成することで、コレクタ電極１９が形成される。その後、所定の素子サイズに個片化されることで、本実施形態のＩＧＢＴ１００が製造される。
［本実施形態の作用］
　以上のように本実施形態においては、半導体基板としてＭＣＺ基板が用いられるため、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
　また本実施形態においては、コレクタ層１５の形成のためのホウ素注入後の第１のアニール処理と、バッファ層１６の形成のための水素注入後の第２のアニール処理とを別々に実施するため、注入されたホウ素の拡散活性化および水素によるドナーの形成を各々適切に行うことができる。
　さらに本実施形態においては、バッファ層１６は、コレクタ層１５の形成後に形成される。上述のように、ホウ素の拡散活性化に必要な温度は、水素によるドナーの安定化に必要な温度よりも高い。このため、上記第１のアニール処理の後にバッファ層１６を形成することで、注入された水素によるドナーの適正な処理が可能となり、これにより所望とするフィールドストップ機能を有するバッファ層を形成することが可能となる。
　以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
　例えば以上の実施形態では、ｎチャネル縦型ＩＧＢＴを例に挙げて説明したが、これに限られず、ｐチャネル縦型ＩＧＢＴにも本発明は適用可能である。
　また以上の実施形態では、トレンチゲート構造のＩＧＢＴを例に挙げて説明したが、これに代えて、プレナーゲート構造のＩＧＢＴにも本発明は適用可能である。
　また以上の実施形態では、コレクタ層１５形成のためのアニール処理（第１のアニール処理）にファーネスアニール法が採用されたが、これに代えて、レーザアニール等の他のアニール法も適用可能である。
　さらに、エミッタ電極１８と半導体基板１１０の表面１１１とをシンタリングするための熱処理（シンターアニール）を追加で実施してもよい。この場合、シンタリング温度がバッファ層１６形成のためのアニール処理（第２のアニール処理）よりも高温で行う必要があるため、バッファ層１５の形成前に行うことが好ましい。また、当該シンタリング処理をコレクタ層１５形成のためのアニール処理（第１のアニール処理）と同時に行ってもよい。
　また、半導体基板１１０の裏面１１２にリンおよびホウ素をイオン注入することで、それぞれリンによるバッファ層１６とコレクタ層１５を形成した後、シンターアニールを実施することでバッファ層１６とコレクタ層１５をアニールして同時に形成することも可能である。その後、更に、半導体基板の裏面１１２に水素を注入し、アニール処理することで水素によって形成されるドナーとリンによって形成されるドナーとがあわさったバッファ層１６を形成しても良い。この場合、水素によって形成されるドナーはリンによって形成されるドナーとオーバーラップして形成するか、リンによるドナーよりも表面１１１に近い側の半導体基板１１０にリンによるドナーと隣接して連続して形成するか、あるいは、離して別のバッファ層を形成しても良い。
　リンによるドナーと水素によるドナーは性質が異なるので素子性能を向上できる。例えばリンのドナーは活性化率が低くキャリア寿命が小さくなる。
　また、水素の注入とアニール処理は、コレクタ電極の形成後に行うこともできる。あるいはリンとホウ素を注入してレーザー等でアニールした後に、水素を注入してアニール処理してもよい。さらに水素注入は、加速エネルギーを変えて連続して複数回行うことで、ドナーの濃度を段階的に変えたバッファ層の形成が可能となる。
　使用するMCZ基板の酸素濃度は、良好な素子特性を実現するため、１×１０１８／ｃｍ３以下が好ましく、５×１０１７／ｃｍ３以下がより好ましい。
　本発明は従来のFZ基板を用いるよりも大口径のMCZウェハを用いる方が微細位置あわせが可能なので素子性能が向上できることが分かったことにある。
　１１…ドリフト層
　１２…ベース層
　１３…エミッタ領域
　１４…ゲート電極
　１５…コレクタ層
　１６…バッファ層
　１７…ゲート酸化物
　１８…エミッタ電極
　１９…コレクタ電極
　１００…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
　１１０…半導体基板

Claims (8)

  1. 　ＭＣＺ法で作製された第１導電型の半導体基板を準備し、
    　前記半導体基板の第１の表面に第２導電型のベース層を形成し、
    　前記ベース層の表面に第１導電型のエミッタ領域を形成し、
    　前記第１の表面に、前記エミッタ領域、前記ベース層および前記半導体基板から絶縁されたゲート電極を形成し、
    　前記半導体基板の第２の表面を加工することで前記半導体基板を薄化し、
    　薄化された前記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層を形成し、
    　前記半導体基板の内部であって前記コレクタ層との隣接領域に水素を注入することで、前記半導体基板よりも不純物濃度が高い第１導電型のバッファ層を形成する
    　絶縁ゲートバイポーラトランジスタの製造方法。
  2. 　請求項１に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記コレクタ層を形成する工程は、ホウ素の注入後、前記第２の表面を第１の温度で加熱する第１のアニール処理を含み、
    　前記バッファ層を形成する工程は、水素の注入後、前記第２の表面を第２の温度で加熱する第２のアニール処理を含む
    　絶縁ゲートバイポーラトランジスタの製造方法。
  3. 　請求項２に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記バッファ層は、前記第１のアニール処理の後に形成される
    　絶縁ゲートバイポーラトランジスタの製造方法。
  4. 　請求項２又は３に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記第１のアニール処理および前記第２のアニール処理は、加熱炉を用いて実施される
    　絶縁ゲートバイポーラトランジスタの製造方法。
  5. 　請求項２～４のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記第１の温度は、４００℃以上であり、
    　前記第２の温度は、２５０℃以上５００℃以下である
    　絶縁ゲートバイポーラトランジスタの製造方法。
  6. 　請求項１～５のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記ゲート電極は、前記半導体基板を薄化する前に形成される
    　絶縁ゲートバイポーラトランジスタの製造方法。
  7. 　請求項１～６のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    　前記半導体基板は、８インチ以上の直径を有する
    　絶縁ゲートバイポーラトランジスタの製造方法。
  8. 　ＭＣＺ基板で構成された第１導電型の半導体層と、
    　前記半導体層の上に形成された第２導電型のベース層と、
    　前記ベース層の表面に形成された第１導電型のエミッタ領域と、
    　前記エミッタ領域、前記ベース層および前記半導体層から絶縁して形成されたゲート電極と、
    　前記半導体層の前記ベース層が形成される面とは反対側の面に形成された第２導電型のコレクタ層と、
    　前記半導体層と前記コレクタ層との界面に形成され、前記半導体層よりも不純物濃度が高い第１導電型のバッファ層と、
    　を具備する絶縁ゲートバイポーラトランジスタ。
PCT/JP2014/006010 2013-12-10 2014-12-02 絶縁ゲートバイポーラトランジスタおよびその製造方法 WO2015087507A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP14869846.7A EP3082168A4 (en) 2013-12-10 2014-12-02 Insulated gate bipolar transistor and production method therefor
US15/103,671 US20160300938A1 (en) 2013-12-10 2014-12-02 Insulated Gate Bipolar Transistor and Production Method Thereof
KR1020167011274A KR20160064194A (ko) 2013-12-10 2014-12-02 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법
JP2015552307A JPWO2015087507A1 (ja) 2013-12-10 2014-12-02 絶縁ゲートバイポーラトランジスタおよびその製造方法
CN201480064729.3A CN105765726A (zh) 2013-12-10 2014-12-02 绝缘栅双极晶体管及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013254850 2013-12-10
JP2013-254850 2013-12-10

Publications (1)

Publication Number Publication Date
WO2015087507A1 true WO2015087507A1 (ja) 2015-06-18

Family

ID=53370838

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/006010 WO2015087507A1 (ja) 2013-12-10 2014-12-02 絶縁ゲートバイポーラトランジスタおよびその製造方法

Country Status (7)

Country Link
US (1) US20160300938A1 (ja)
EP (1) EP3082168A4 (ja)
JP (1) JPWO2015087507A1 (ja)
KR (1) KR20160064194A (ja)
CN (1) CN105765726A (ja)
TW (1) TWI574408B (ja)
WO (1) WO2015087507A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022105112A (ja) * 2018-10-18 2022-07-12 富士電機株式会社 半導体装置および製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法
US20200105874A1 (en) 2018-10-01 2020-04-02 Ipower Semiconductor Back side dopant activation in field stop igbt
DE102018129467A1 (de) * 2018-11-22 2020-05-28 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements
CN110124837B (zh) * 2019-05-17 2021-04-23 西安奕斯伟硅片技术有限公司 一种硅晶体的破碎方法及热处理装置
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
CN111354639A (zh) * 2020-04-27 2020-06-30 上海华虹宏力半导体制造有限公司 Igbt器件的制备方法及igbt器件
US11302806B1 (en) * 2020-11-24 2022-04-12 Huge Power Limited Taiwan Branch (B.V.I.) Double-gate trench-type insulated-gate bipolar transistor device
CN114512537A (zh) * 2022-04-19 2022-05-17 北京芯可鉴科技有限公司 绝缘栅双极型晶体管igbt的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003533047A (ja) 2000-05-05 2003-11-05 インターナショナル・レクチファイヤー・コーポレーション パンチスルーノンエピタキシャルｉｇｂｔのバッファ領域への水素注入方法
JP2004146679A (ja) * 2002-10-25 2004-05-20 Toyota Central Res & Dev Lab Inc バイポーラ型半導体装置とその製造方法
WO2009025337A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法、ｉｇｂｔ用シリコン単結晶ウェーハの抵抗率保証方法
WO2013141181A1 (ja) * 2012-03-23 2013-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4904625B2 (ja) * 2001-02-14 2012-03-28 富士電機株式会社 半導体装置
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
JP5384878B2 (ja) * 2008-08-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8771415B2 (en) * 2008-10-27 2014-07-08 Sumco Corporation Method of manufacturing silicon single crystal, silicon single crystal ingot, and silicon wafer
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
CN102687277B (zh) * 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
US8361893B2 (en) * 2011-03-30 2013-01-29 Infineon Technologies Ag Semiconductor device and substrate with chalcogen doped region
KR20120140411A (ko) * 2011-06-21 2012-12-31 (주) 트리노테크놀로지 전력 반도체 소자 및 그 제조 방법
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003533047A (ja) 2000-05-05 2003-11-05 インターナショナル・レクチファイヤー・コーポレーション パンチスルーノンエピタキシャルｉｇｂｔのバッファ領域への水素注入方法
JP2004146679A (ja) * 2002-10-25 2004-05-20 Toyota Central Res & Dev Lab Inc バイポーラ型半導体装置とその製造方法
WO2009025337A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法、ｉｇｂｔ用シリコン単結晶ウェーハの抵抗率保証方法
WO2013141181A1 (ja) * 2012-03-23 2013-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3082168A4

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022105112A (ja) * 2018-10-18 2022-07-12 富士電機株式会社 半導体装置および製造方法
US11735424B2 (en) 2018-10-18 2023-08-22 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP7487753B2 (ja) 2018-10-18 2024-05-21 富士電機株式会社 半導体装置および製造方法

Also Published As

Publication number Publication date
EP3082168A4 (en) 2017-07-19
JPWO2015087507A1 (ja) 2017-03-16
KR20160064194A (ko) 2016-06-07
US20160300938A1 (en) 2016-10-13
TW201526235A (zh) 2015-07-01
EP3082168A1 (en) 2016-10-19
CN105765726A (zh) 2016-07-13
TWI574408B (zh) 2017-03-11

Similar Documents

Publication Publication Date Title
WO2015087507A1 (ja) 絶縁ゲートバイポーラトランジスタおよびその製造方法
US10707321B2 (en) Power device with multiple field stop layers
TWI459554B (zh) 最小化場闌igbt的緩衝區及發射極電荷差異的方法
US7582531B2 (en) Method for producing a buried semiconductor layer
EP2195847A1 (en) Semiconductor module
JP4746927B2 (ja) 半導体装置の製造方法
JP2007095997A (ja) 半導体装置及びその製造方法
JPH1154519A (ja) 半導体装置およびその製造方法
JP2016021538A (ja) 半導体装置の製造方法
JP6700648B2 (ja) 半導体装置の製造方法
JP2013187291A (ja) トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ
US10249499B2 (en) Method for manufacturing a semiconductor device comprising a thin semiconductor wafer
JP2007088334A (ja) 半導体装置およびその製造方法
JP2018195757A (ja) 半導体装置
KR102070959B1 (ko) 파워 소자 및 그 제조방법
WO2017186788A1 (en) Insulated gate bipolar transistor and method for manufacturing such an insulated gate bipolar transistor
JP2006140250A (ja) 半導体装置及びその製造方法
EP1052699A1 (en) Semiconductor device and fabrication method therefor
JP6070333B2 (ja) 半導体装置の製造方法
WO2021166980A1 (ja) 半導体装置
KR102198982B1 (ko) 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법
KR101851821B1 (ko) 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법
JP2005142511A (ja) 半導体装置とその製造方法
JP2012182212A (ja) 半導体装置の製造方法および半導体装置
JP5446158B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14869846

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20167011274

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2015552307

Country of ref document: JP

Kind code of ref document: A

REEP Request for entry into the european phase

Ref document number: 2014869846

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2014869846

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 15103671

Country of ref document: US