JP5446158B2 - 半導体装置及びその製造方法 - Google Patents
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以下、本発明の実施の形態を図に基づいて説明する。図1は本発明に係る半導体装置の実施の形態を示す図であり、さらに詳述すると該半導体装置に使用されるIGBT素子100の単位セルを示す断面図である。
1a ドリフト領域、
2 ベース領域、
2a チャネル領域、
3 エミッタ領域、
4 バッファ層、
5 半導体基板、
6 ゲート絶縁膜、
7 ゲート電極、
8 エミッタ電極。
9 層間絶縁膜
10 コレクタ電極
Claims (2)
- 第1導電型の半導体基板と、
前記半導体基板の一方の主面上に形成された第2導電型のドリフト層と、
前記ドリフト層の一方の主面に形成された第1導電型のベース領域と、
前記ベース領域内に形成された第2導電型のエミッタ領域と、
前記ドリフト層の一方の主面上にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記半導体基板にはライフタイムキラーとしての炭素原子が2×1016cm−3以上かつ3.2×1017cm−3以下の濃度で導入されていることを特徴とする半導体装置。 - ライフタイムキラーとしての炭素原子が2×1016cm−3以上かつ3.2×1017cm−3以下の濃度で含む第1導電型の半導体基板を用意する工程と、
前記半導体基板の一方の主面上に第2導電型のドリフト層を形成する工程と、
前記ドリフト層の一方の主面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ドリフト層内に第1導電型のベース領域及び第2導電型のエミッタ領域を形成する工程と、
を含む半導体装置の製造方法。
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JP2008194701A JP5446158B2 (ja) | 2008-07-29 | 2008-07-29 | 半導体装置及びその製造方法 |
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