CN110582851B - 半导体装置 - Google Patents
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Abstract
目的在于提供不增加IGBT等半导体装置的厚度而能够抑制关断时的浪涌电压的技术。半导体装置具备按照从第1半导体层至第4半导体层的顺序层叠的、分别具有第1导电类型的第1至第4半导体层，还具备基极层、发射极层、栅极电极、集电极层以及集电极电极。在第1至第4半导体层中，第2半导体层的第1导电类型的杂质浓度最低，第3半导体层的第1导电类型的杂质浓度高于第4半导体层的第1导电类型的杂质浓度。
Description
技术领域
本发明涉及IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等半导体装置及其制造方法。
背景技术
工业、汽车、电力铁路等在身边的各种场所使用的逆变器通过搭载有IGBT的功率模块等控制。在该逆变器的节能化中，承担电力控制的IGBT中的电力损耗的降低不可欠缺。此前，为了同时实现IGBT的饱和电压的改良和开关损耗的降低，进行了IGBT芯片的薄化。芯片的厚度与逆向耐压存在折中关系，作为为了将其同时实现的构造，采用FS(Field Stop，场截止)型的IGBT。在FS型IGBT中，在芯片背面的n-型漂移层的下部，设置杂质浓度比该漂移层高的n型缓冲层。根据这样的结构，抑制在IGBT的断开状态时耗尽层到达芯片背面的p+型集电极层。
另外，近年来，IGBT的薄化发展，与其相伴地产生的关断时的浪涌电压以及电压振荡成为问题。这些问题是在关断期间中漂移层内的载流子枯竭而电流急剧减少所引起的。
为了解决该问题，例如如专利文献1的技术那样，提出了通过使n型缓冲层在IGBT的膜厚方向比较厚，缓和耗尽层伸长相对电压的比值。此外，以下，将在膜厚方向宽度宽的缓冲层称为“深的缓冲层”。
另外，在专利文献2中，提出了在n型缓冲层与p+型集电极层之间配设低杂质浓度层的结构。根据这样的结构，在导通状态时空穴被积蓄到低杂质浓度层，在关断时该空穴被供给到漂移层，所以能够抑制载流子的急剧的枯竭。
现有技术文献
专利文献
专利文献1：日本特开2015-179720号公报
专利文献2：日本特开2002-305305号公报
发明内容
为了抑制IGBT的关断时的浪涌电压，如专利文献1的技术那样，使深的缓冲层内的杂质浓度增加是有效的。然而，在使深的缓冲层内的杂质量增加时，IGBT的耐压降低，所以在深的缓冲层的厚度的增加、高杂质浓度化中存在界限。
如以上所述，在使IGBT的薄化过度地发展的结构中，仅通过设置深的缓冲层有时得不到充分的浪涌电压抑制效果。另外，如专利文献2的技术那样，在n型缓冲层与p+型集电极层之间配设有低杂质浓度层的结构中，耗尽层不扩展到低杂质浓度层，所以得不到耐压保持的效果。因此，存在IGBT的厚度增加低杂质浓度层的量，导通损耗增加这样的问题。
因此，本发明是鉴于如上述的问题而完成的，其目的在于提供一种不增加IGBT等半导体装置的厚度而能够抑制关断时的浪涌电压的技术。
本发明提供一种半导体装置，具备按照从第1半导体层至第4半导体层的顺序层叠的、分别具有第1导电类型的第1半导体层至第4半导体层，将所述层叠的正向及其逆向分别设为第1方向以及第2方向，所述半导体装置还具备：基极层，配设于所述第4半导体层的朝向所述第1方向的表面侧，具有第2导电类型；发射极层，选择性地配设于所述基极层的朝向所述第1方向的表面，具有第1导电类型；栅极电极，能够在所述基极层中形成沟道；集电极层，配设于所述第1半导体层的所述第2方向侧，具有第2导电类型；以及集电极电极，配设于所述集电极层的朝向所述第2方向的表面，所述第2半导体层以及所述第3半导体层中的任一方的半导体层的第1导电类型的杂质浓度低于与所述一方的半导体层在所述第1方向邻接的半导体层以及与所述一方的半导体层在所述第2方向邻接的半导体层各自的第1导电类型的杂质浓度，在所述一方的半导体层中包含的氢原子浓度和在与所述一方的半导体层在所述第1方向邻接的半导体层以及与所述一方的半导体层在所述第2方向邻接的半导体层的各个半导体层中包含的氢原子浓度同等。
根据本发明，第2半导体层以及第3半导体层中的任一方的半导体层的第1导电类型的杂质浓度低于与一方的半导体层在第1方向邻接的半导体层以及与一方的半导体层在第2方向邻接的半导体层各自的第1导电类型的杂质浓度。根据这样的结构，不增加IGBT等半导体装置的厚度而能够抑制关断时的浪涌电压。
本发明的目的、特征、方案以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
图1是示出关联半导体装置的结构的剖面示意图。
图2是示出实施方式1所涉及的半导体装置的结构的剖面示意图。
图3是示出实施方式1所涉及的半导体装置的杂质浓度分布图的图。
图4是示出实施方式1所涉及的半导体装置的变形例的杂质浓度分布图的图。
图5是用于说明实施方式2所涉及的制造方法的剖面示意图。
图6是用于说明实施方式2所涉及的制造方法的剖面示意图。
图7是用于说明实施方式2所涉及的制造方法的剖面示意图。
图8是用于说明实施方式2所涉及的制造方法的剖面示意图。
图9是用于说明实施方式2所涉及的制造方法的剖面示意图。
图10是用于说明实施方式3所涉及的制造方法的剖面示意图。
图11是用于说明实施方式3所涉及的制造方法的剖面示意图。
图12是用于说明实施方式3所涉及的制造方法的剖面示意图。
图13是用于说明实施方式3所涉及的制造方法的剖面示意图。
图14是用于说明实施方式3所涉及的制造方法的剖面示意图。
图15是示出实施方式4所涉及的半导体装置的杂质浓度分布图的图。
图16是示出实施方式5所涉及的半导体装置的结构的剖面示意图。
图17是示出实施方式5所涉及的半导体装置的杂质浓度分布图的图。
图18是用于说明实施方式5所涉及的制造方法的剖面示意图。
图19是用于说明实施方式5的变形例所涉及的制造方法的剖面示意图。
图20是示出实施方式6所涉及的半导体装置的结构的剖面示意图。
图21是示出实施方式6所涉及的半导体装置的杂质浓度分布图的图。
(符号说明)
3：栅极电极；5：n+型发射极层；6：p型基极层；9：p+型集电极层；10：集电极电极；11：n-型漂移层；13：n+型第1缓冲层；14：n-型背面载流子积蓄层；15：n型第2缓冲层；16：n+型硅基板；20：n-型硅基板；23：n-型第1背面载流子积蓄层；24：n--型第2背面载流子积蓄层；29：n--型背面载流子积蓄层。
具体实施方式
在以下的说明中，n以及p表示半导体的导电类型。另外，n--表示杂质浓度比n-低浓度，n-表示杂质浓度比n低浓度，n+表示杂质浓度比n高浓度。同样地，p-表示杂质浓度比p低浓度，p+表示杂质浓度比p高浓度。
另外，在以下的说明中，将作为后述第1半导体层至第4半导体层的层叠的正向的第1方向设为上方向，将作为正向的逆向的第2方向设为下方向。而且，将朝向上方向的表面记载为上表面，将朝向下方向的表面记载为下表面。另外，在以下的说明中，说明为第1导电类型是n、n-、n--、n+，第2导电类型是p、p-、p+，但它们也可以相逆。
<关联半导体装置>
首先，在说明本发明的实施方式所涉及的半导体装置之前，说明与其关联的半导体装置(以下记载为“关联半导体装置”)。
图1是示出关联半导体装置的结构的剖面示意图。在图1的例子中，关联半导体装置是FS型的IGBT。半导体构造体200例如是通过对包含低浓度地掺杂磷的n-型的硅的基板进行FZ(Floating Zone，浮区式)法、MCZ(Magneticfield applied CZ，磁场直拉)法而制作的。
图1的关联半导体装置具备沟槽栅极电极1、发射极电极4、n+型发射极层5、p型基极层6、n型载流子积蓄层7、层间绝缘膜8、p+型集电极层9、集电极电极10、n-型漂移层11、n+型缓冲层12。
p型基极层6配设于n-型漂移层11上表面侧，n+型发射极层5选择性地配设于p型基极层6的上表面。图1的沟槽栅极电极1具备沿着从n+型发射极层5的上表面到达至n-型漂移层11的沟槽内壁配设的栅极绝缘膜2和以被栅极绝缘膜2包围的方式埋设的栅极电极3。栅极电极3在被施加栅极电压的情况下，能够形成能够使n+型发射极层5与n-型漂移层11之间导通的沟道。
图1的关联半导体装置在p型基极层6与n-型漂移层11之间具备n型载流子积蓄层7。
在沟槽栅极电极1上以及n+型发射极层5的一部分上，配设有层间绝缘膜8。而且，在n+型发射极层5的剩余的部分上、p型基极层6上以及层间绝缘膜8上，配设有发射极电极4。
在n-型漂移层11的下表面，从上依次配设有n+型缓冲层12、p+型集电极层9以及集电极电极10。n+型缓冲层12是为了抑制在关断时从p型基极层6的pn结面扩展到n-型漂移层11中的耗尽层到达p+型集电极层9的穿通而设置的。
另外，以往，为了使导通损耗降低，n-型漂移层11的薄化发展。通过该薄化，能够实现关断的高速化，但扩展到n-型漂移层11中的耗尽层碰撞到n+型缓冲层12。因此，来自n-型漂移层11的电子排出被抑制，并且来自p+型集电极层9的空穴供给被抑制。其结果，n-型漂移层11内的载流子急速枯竭，集电极电流急剧减少。而且，有时由于该急速的集电极电流的变化而发生的大的浪涌电压超过元件耐压或者在电压波形中发生振荡的噪声。
作为解决其的手段，已知通过配设深的缓冲层作为n-型漂移层11，在关断时使耗尽层缓慢地延伸而抑制n-型漂移层11中的载流子枯竭的手段。在该手段中，通过使深的缓冲层中的杂质浓度增加，能够增大抑制浪涌电压的效果。然而，在使杂质浓度增加时，元件耐压降低，所以有时无法充分地抑制浪涌电压。
作为用于解决这样的问题的结构，考虑在n+型缓冲层12与p+型集电极层9之间配设低杂质浓度层的结构。根据该结构，在导通状态时空穴被积蓄到低杂质浓度层，在关断时该空穴被供给到n-型漂移层11，所以能够抑制载流子的急剧的枯竭。然而，耗尽层不扩展到低杂质浓度层，所以得不到耐压保持的效果。因此，关联半导体装置的芯片的厚度增加低杂质浓度层的量，导通损耗增加。相对于此，如以下说明那样，在本发明的实施方式所涉及的半导体装置中，不增加半导体装置的厚度而能够抑制关断时的浪涌电压。
<实施方式1>
图2是示出本发明的实施方式1所涉及的半导体装置100的结构的剖面示意图。在图2的例子中，半导体装置100与关联半导体装置同样地是FS型的IGBT。半导体装置100与在图1的关联半导体装置的构成要素中将n+型缓冲层12置换为n+型第1缓冲层13、n-型背面载流子积蓄层14、n型第2缓冲层15的结构相同。以下，在本实施方式1中说明的构成要素中，对与上述构成要素相同或者类似的构成要素附加相同的参照符号，主要说明不同的构成要素。
半导体装置100具备作为第1半导体层的n+型第1缓冲层13、作为第2半导体层的n-型背面载流子积蓄层14、作为第3半导体层的n型第2缓冲层15以及作为第4半导体层的n-型漂移层11。这些n+型第1缓冲层13、n-型背面载流子积蓄层14、n型第2缓冲层15、n-型漂移层11从下向上依次层叠。在以下的说明中，还有时将n+型第1缓冲层13、n-型背面载流子积蓄层14、n型第2缓冲层15、n-型漂移层11总称为“4个半导体层”。
半导体装置100与关联半导体装置同样地，具备沟槽栅极电极1、发射极电极4、n+型发射极层5、p型基极层6、n型载流子积蓄层7、层间绝缘膜8、p+型集电极层9、集电极电极10。
p型基极层6配设于n-型漂移层11上表面侧，n+型发射极层5选择性地配设于p型基极层6的上表面。能够在p型基极层6中形成沟道的沟槽栅极电极1被配设成从n+型发射极层5的上表面到达至n-型漂移层11，栅极电极3在被施加栅极电压的情况下，能够形成能够使n+型发射极层5与n-型漂移层11之间导通的沟道。而且，p+型集电极层9配设于n+型第1缓冲层13的下方向侧，集电极电极10配设于p+型集电极层9的下表面。
此外，图2的半导体装置100在p型基极层6与n-型漂移层11之间具备n型载流子积蓄层7，但该n型载流子积蓄层7并非必须。
图3是示出图2的A-A’线中的杂质浓度分布图、即净掺杂浓度的分布图的图。
n-型背面载流子积蓄层14以及n型第2缓冲层15中的任一方的半导体层的n型的杂质浓度低于与上述一方的半导体层在上方向邻接的半导体层以及与上述一方的半导体层在下方向邻接的半导体层各自的n型的杂质浓度。
例如，上述一方的半导体层是n-型背面载流子积蓄层14，n-型背面载流子积蓄层14的n型的杂质浓度低于在上方向邻接的n型第2缓冲层15以及在下方向邻接的n+型第1缓冲层13各自的n型的杂质浓度。而且，在上述4个半导体层之中，n-型背面载流子积蓄层14的n型的杂质浓度最低。n型第2缓冲层15的n型的杂质浓度高于n-型漂移层11的n型的杂质浓度。
另外，例如，上述一方的半导体层也可以是n型第2缓冲层15。在该情况下，如图4所示，n型第2缓冲层15的n型的杂质浓度低于在上方向邻接的n-型漂移层11以及在下方向邻接的n-型背面载流子积蓄层14各自的n型的杂质浓度。以下，说明为上述一方的半导体层是n-型背面载流子积蓄层14。
在本实施方式1中，4个半导体层的净掺杂浓度的分布图是阶梯状的分布图。此外，阶梯状的分布图是指，具有浓度大致恒定的部分和浓度的变化急剧的部分的分布图。
另外，在n-型背面载流子积蓄层14中包含的氢原子浓度和在上方向邻接的n型第2缓冲层15以及在下方向邻接的n+型第1缓冲层13各自中包含的氢原子浓度同等。在此，两者的氢原子浓度同等意味着，两者的区域的氢离子浓度差是检测界限以下。在检测界限中，例如采用噪声的3倍以下这样的一般的定义。在此，4个半导体层整体的芯片深度方向上的氢浓度的标准偏差以及4个半导体层各自的芯片深度方向上的氢浓度的标准偏差是n-型漂移层11的芯片深度方向上的氢离子浓度的标准偏差的3倍以下。
n-型背面载流子积蓄层14的厚度的下限在载流子积蓄的效果不消失的范围中决定，是例如大致0.5μm。n-型背面载流子积蓄层14的厚度的上限是例如20μm。但是，关于n-型背面载流子积蓄层14的厚度的上限，需要以能够保持半导体装置100的额定电压的方式，对n型层的载流子分布图整体进行设计。另外，根据关断电压的浪涌抑制的观点，为了停止耗尽层的伸长，杂质面密度优选为高浓度。优选在满足这样设计的n型层的杂质面密度的范围设计n-型背面载流子积蓄层14的厚度以及杂质浓度。
进而，为了防止在关断时耗尽层到达p+型集电极层9的穿通，n+型第1缓冲层13的杂质浓度更优选为高浓度。另一方面，在n+型第1缓冲层13的浓度是高浓度时，导通状态下的来自p+型集电极层9的空穴的注入效率降低。来自p+型集电极层9的空穴的注入效率的降低导致接通电压的增加、p+型集电极层9的浓度偏差所致的接通电压偏差的增加、关断时的背面电场的增加所致的半导体装置100的可靠性的降低。因此，p+型集电极层9的杂质浓度峰值和n+型第1缓冲层13的杂质浓度峰值的比需要适合地决定。具体而言，该比优选为10以上。通过按照这样的浓度比进行设计，能够同时实现穿通的抑制和空穴注入效率的维持。另外，如上所述，需要以不超过由n型层的厚度和耐压规定的杂质面密度的上限的方式，设计n型层整体的浓度分布图。
进而，n型第2缓冲层15具有向n-型背面载流子积蓄层14中封入空穴的效果和在关断时抑制从表面伸长的耗尽层的扩展的效果。因此，要求n型第2缓冲层15的杂质浓度比n-型背面载流子积蓄层14的杂质浓度充分高。具体而言，n型第2缓冲层15的杂质峰值浓度和n-型背面载流子积蓄层14的杂质峰值浓度的浓度比优选为3以上，更优选为10以上。通过进行这样的杂质浓度分布图的设计，能够在抑制背面中的空穴的枯竭的同时，抑制耗尽层的扩展。
<实施方式1的总结>
根据本实施方式1所涉及的半导体装置100的结构，在导通状态时，从p+型集电极层9注入的空穴的一部分积存于n-型背面载流子积蓄层14。而且，在关断时，来自p型基极层6的pn结面等上侧的pn结面的耗尽层在n-型漂移层11中伸长。此时，在本实施方式1的半导体装置100中，通过由于n-型背面载流子积蓄层14而空穴的一部分滞留的效果，残存载流子的量比关联半导体装置更多，所以能够延缓n-型漂移层11中的载流子的枯竭。由此，能够抑制在关断期间中集电极电流急剧减少，能够降低伴随电流的急剧减少而产生的浪涌电压。
另外，设置于n-型背面载流子积蓄层14上的n型第2缓冲层15作为抑制耗尽层的伸长的深的缓冲层构造发挥作用，所以能够进一步降低浪涌电压。如以上所述，通过设置n-型背面载流子积蓄层14以及n型第2缓冲层15，能够不增加芯片的厚度而提高浪涌电压抑制效果。由此，能够提供能够抑制在对IGBT等半导体装置施加过电压时产生的不良现象、并且能够降低噪声的功率模块。
<实施方式2>
以往，作为形成深的缓冲层构造的方法，提出了几个方法。例如，已知在通过对磷进行离子注入而形成浅的n型缓冲层之后，对扩散系数比磷大的硒、硫进行离子注入，从而形成直至深的部位具有浓度梯度的缓冲层的手法。然而，硒在一般的半导体工艺中不使用，所以需要专用的昂贵的离子注入装置，并且存在在使用扩散炉等时污染其他设备的担心。进而，一般地，硒、硫由于离子注入中的射程是1μm程度，所以难以形成实施方式1所涉及的半导体装置100的层构造、即包括n-型背面载流子积蓄层14且浓度不同的多层的层构造。
另外，已知通过在使加速能量以及剂量变化的同时多阶段地照射质子(H+)，形成多层的半导体层的方法。然而，在质子照射中需要回旋加速器等加速器，存在加速器的设置场所、即加速器的可照射的场所被限制这样的问题。另外，在质子通过的半导体区域中产生结晶缺陷，所以IGBT中的断开状态时的泄漏电流会增加。另外，通过质子照射形成的杂质浓度分布图成为高斯分布型。因此，在将2阶段地照射质子而形成的2个高斯分布的下摆的区域用作低杂质浓度层的情况下，需要以使低杂质浓度层充分地低浓度化的方式，使2个高斯分布的峰值彼此充分地离开。然而，为了实现其而所需的、通过高加速电压实施的从IGBT的下表面(背面)向深的位置的质子照射存在使结晶缺陷进一步增加这样的问题。
因此，本发明的实施方式2所涉及的制造方法能够解决在实施方式1所涉及的半导体装置100的制造时产生的问题。图5～图9是用于说明本实施方式2所涉及的制造方法的各工序中的半导体装置的剖面图。
首先，准备图5所示的作为n+型半导体基板的n+型硅基板16。此外，n+型硅基板16的一部分在经由以下说明的工序的情况下成为图2的n+型第1缓冲层13。
接下来，如图5所示，在n+型硅基板16的上表面，依次形成n-型第1外延生长层17、n型第2外延生长层18、n-型第3外延生长层19。成为外延生长的基材的n+型硅基板16的制造方法任意，能够使用例如FZ法、MCZ法、CZ(Czochralski，直拉)法等。该基材以及基材上的各外延生长层的浓度能够通过使例如磷、砷的掺杂浓度变化来控制。根据这样的本实施方式2所涉及的制造方法，与关联半导体装置的质子照射不同，能够使杂质浓度分布图成为在实施方式1中说明的阶梯状的分布图。
关于通过质子照射形成的以往的深的缓冲层构造和通过外延生长形成的本实施方式2所涉及的缓冲层构造，在下述中说明这些层构造的差异以及判别方法。
已知一般在对单结晶硅照射质子之后进行加热处理时，形成氢施主。认为通过伴随加热处理而照射缺陷与氢原子结合，形成氢施主。照射缺陷使半导体装置的载流子寿命降低、使接通电阻增加、或者使泄漏电流增加，所以结晶缺陷优选尽可能少。因此，需要高温下的热处理。
然而，一般而言，质子照射在制作半导体装置的表面侧(图2的上侧)的构造之后实施。为了防止对半导体装置的表面构造的损害，质子照射后的热处理的温度被限制为例如400℃以下。因此，结晶缺陷未被充分恢复，在缓冲层区域内，残留空位(V)、氧(O)原子所形成的VO复合缺陷、加上氢(H)的VOH复合缺陷。另一方面，在本实施方式2所涉及的制造方法中，使用外延生长法，所以能够在制作表面构造之前，在晶片状态并且使寿命降低的缺陷被抑制的状态下，形成深的缓冲层。
另外，一般而言，在半导体装置的表面形成后、质子照射前，半导体装置从背面侧被研削而薄化。通过该薄化，厚度的偏差发生1μm至5μm程度。因此，在同一条件下进行质子照射时，在背面载流子分布图中，产生与厚度的偏差相同的程度的误差。此外，质子的向晶片的照射深度能够通过由铝箔等构成的吸收器控制。然而，在根据晶片的研削误差更换吸收器时，使生产效率极其降低，所以使用吸收器的背面载流子分布图的调整困难，无法在质子照射的工序中降低研削厚度的误差。以上的结果，在想要通过质子照射在背面形成低杂质浓度层的情况下，从表面观察的深度针对每个半导体装置出现偏差。另一方面，在本实施方式2中，通过外延生长，预先形成n-型背面载流子积蓄层14、n+型第1缓冲层13、n型第2缓冲层15，所以能够使n-型背面载流子积蓄层14的从表面侧观察的杂质浓度层的深度成为恒定。因此，能够抑制制造中的偏差。
关于深的缓冲层通过质子照射形成还是通过外延生长形成的判别，考虑几个手法。例如，能够使用DLTS(Deep Level Transient Spectroscopy，深能级瞬态谱)法，根据是否检测到VO复合缺陷、VOH复合缺陷引起的峰值，判别制造方法。作为其他方法，能够根据在各缓冲层的n型杂质浓度的峰值位置是否残留不同的浓度的氢原子，判别制造方法。例如，在图2以及图3中，用例如SIMS(Secondary Ion Mass Spectrometry，二次离子质谱)法，测定在n-型漂移层11以及n型第2缓冲层15的各个中包含的氢原子浓度。而且，如果测定出的两者的浓度同等，则能够判断为通过外延生长形成了缓冲层，如果测定出的两者的浓度不同等，则能够判断为通过质子照射形成了缓冲层。
作为各层的n型的杂质浓度的大小关系，n-型第1外延生长层17的杂质浓度最低，n型第2外延生长层18的杂质浓度高于n-型第3外延生长层19的杂质浓度。通过以上的工序，在n+型硅基板16的上表面，通过外延生长，依次形成n-型背面载流子积蓄层14、n型第2缓冲层15、n-型漂移层11。
接下来，如图6所示，在n-型漂移层11的上表面，形成沟槽栅极电极1、发射极电极4、n+型发射极层5、p型基极层6、n型载流子积蓄层7以及层间绝缘膜8。
之后，如图7所示，将n+型硅基板16从其背面侧研削，而使n+型硅基板16的厚度成为预定的厚度。此外，也可以在研削后，为了使n+型硅基板16更高浓度化，在对例如磷等进行离子注入之后，用激光退火等实施活性化。由此，形成n+型第1缓冲层13。
进而，如图8所示，通过在n+型第1缓冲层13的下表面(背面)，进行例如硼的离子注入和激光退火等活性化退火，形成p+型集电极层9。
最后如图9所示，在p+型集电极层9的下表面，对集电极电极10进行制膜。由此，实施方式1所涉及的半导体装置100完成。
在此，在n+型硅基板16被全部研削的情况下，担心形成IGBT等半导体装置的晶片的强度降低，在制造途中发生晶片的破裂。因此，优选以使n+型硅基板16相对研削误差的上限值残存2μm以上的方式，设计半导体装置的芯片的厚度。根据这样的工序，能够降低晶片的破裂。另外，能够将n+型硅基板16活用作n+型第1缓冲层13，所以能够削减制造工序的数量。
另外，在表面的制造工序后想要通过质子照射形成深的缓冲层构造的情况下，在质子照射中，无法使缓冲层的n型杂质浓度成为基板的浓度以下。因此，即使想要通过质子照射，在背面的n+型第1缓冲层13附近形成如n-型背面载流子积蓄层14那样的低浓度层，仍无法充分地低浓度化。另一方面，根据本实施方式2，能够在外延生长时自由地控制背面的缓冲层各层的浓度，所以还能够设计成使例如n-型背面载流子积蓄层14的杂质浓度低于n-型漂移层11。这样，本实施方式2的制造方法还具有使背面的杂质浓度分布图的设计自由度提高的效果。
进而，在本实施方式2的制造方法中，用外延生长法形成n-型背面载流子积蓄层14、n+型第1缓冲层13、n型第2缓冲层15，所以能够使n-型背面载流子积蓄层14等各膜的杂质浓度在各膜内恒定化，杂质浓度的设计变得容易。另外，根据本实施方式2的制造方法，易于使n-型背面载流子积蓄层14的厚度如例如20μm等那样比较厚地形成，所以对增加空穴积蓄量以及控制其积蓄量有利。
<实施方式2的总结>
根据本实施方式2所涉及的制造方法，使用预先通过外延生长形成有期望的杂质浓度分布图的硅基板，制作半导体装置。由此，能够不导入特殊的装置以及特殊的工艺，而使包括n-型背面载流子积蓄层14的多层的层构造的制作容易化。进而，通过使用外延生长法能够实现阶梯状的分布图等，而能够实现意图的半导体层间的浓度差以及意图的各层的厚度。另外，通过将n+型硅基板16的研削后的残部用作n+型第1缓冲层13，能够实现外延层的级数、离子注入工序以及激光退火工序的削减，并且能够提高基板的强度。由此，能够使IGBT等半导体装置的生产性以及成品率提高。
另外，设置于n-型背面载流子积蓄层14上的n型第2缓冲层15作为抑制耗尽层的伸长的深的缓冲层构造发挥作用，所以能够进一步降低浪涌电压。如以上所述，通过设置n-型背面载流子积蓄层14以及n型第2缓冲层15，能够不增加芯片的厚度而提高浪涌电压抑制效果。由此，能够提供能够抑制在对IGBT等半导体装置施加过电压时产生的不良现象、并且能够降低噪声的功率模块。
<实施方式3>
本发明的实施方式3所涉及的制造方法与实施方式2所涉及的制造方法同样地，能够解决在实施方式1所涉及的半导体装置100的制造时产生的问题。图10～图14是用于说明本实施方式3所涉及的制造方法的各工序中的半导体装置的剖面图。
首先，准备图10所示的作为n-型半导体基板的n-型硅基板20。此外，n-型硅基板20的一部分在经由以下说明的工序的情况下成为图2的n-型背面载流子积蓄层14。
而且，如图10所示，在n-型硅基板20的上表面，依次形成n型第1外延生长层21、n-型第2外延生长层22。根据这样的本实施方式3所涉及的制造方法，能够使杂质浓度分布图成为在实施方式1中说明的阶梯状的分布图。通过以上的工序，在n-型硅基板20的上表面，通过外延生长，依次形成n型第2缓冲层15、n-型漂移层11。
接下来，如图11所示，在n-型漂移层11的上表面形成沟槽栅极电极1、发射极电极4、n+型发射极层5、p型基极层6、n型载流子积蓄层7以及层间绝缘膜8。
之后，如图12所示，将n-型硅基板20从其背面侧研削。由此，形成n-型背面载流子积蓄层14。此外，研削后的n-型硅基板20的厚度优选为3μm以上。
之后，如图13所示，在n-型硅基板20下表面(背面)、即n-型背面载流子积蓄层14的下表面，进行例如磷的离子注入和激光退火等活性化退火，从而形成n+型第1缓冲层13。然后，在n+型第1缓冲层13的下表面，进行例如硼的离子注入和激光退火等活性化退火，从而形成p+型集电极层9。
最后，如图14所示，在p+型集电极层9的下表面，对集电极电极10进行制膜。由此，实施方式1所涉及的半导体装置完成。这样完成的半导体装置的n-型背面载流子积蓄层14的n型的杂质浓度低于n+型第1缓冲层13的n型的杂质浓度以及n型第2缓冲层15的杂质浓度。
<实施方式3的总结>
在如先前说明的实施方式2那样将n+型硅基板16的研削后的残部用作n+型第1缓冲层13的方法中，由于研削误差而n+型第1缓冲层13内的杂质量大幅变动。因此，成为针对每个晶片，IGBT等半导体装置的特性出现偏差的原因。另一方面，根据本实施方式3所涉及的制造方法，使用n-型硅基板20，所以能够降低n+型第1缓冲层13内的杂质量的偏差针对研削厚度的偏差的影响。进而，通过将n-型硅基板20的研削后的残部用作n-型背面载流子积蓄层14，能够实现外延层的级数等的削减以及基板的强度提高。由此，能够使IGBT等半导体装置的生产性以及成品率提高。
<实施方式4>
本发明的实施方式4所涉及的半导体装置100除了杂质浓度分布图以外，与实施方式1所涉及的半导体装置100的剖面结构(图2)相同。以下，在本实施方式4中说明的构成要素中，对与上述构成要素相同或者类似的构成要素附加相同的参照符号，主要说明不同的构成要素。
图15是示出图2的A-A’线中的杂质浓度分布图、即净掺杂浓度的分布图的图。
在上述图3的实施方式1中，在上述4个半导体层之中，n-型背面载流子积蓄层14的n型的杂质浓度最低。相对于此，在图15的本实施方式4中，在上述4个半导体层之中，n-型漂移层11的n型的杂质浓度最低。而且，n-型背面载流子积蓄层14的n型的杂质浓度低于n+型第1缓冲层13的n型的杂质浓度以及n型第2缓冲层15的n型的杂质浓度。
<实施方式4的总结>
根据如以上的结构，能够使n-型漂移层11低于n-型背面载流子积蓄层14的杂质浓度。由此，能够提高在关断时延缓向n-型背面载流子积蓄层14延伸的耗尽层的伸长的深的缓冲层的功能、即延缓耗尽层的伸长的功能。由此，能够抑制浪涌电压。
<实施方式5>
图16是示出本发明的实施方式5所涉及的半导体装置100的结构的剖面示意图。以下，在本实施方式5中说明的构成要素中，对与上述构成要素相同或者类似的构成要素附加相同的参照符号，主要说明不同的构成要素。
在实施方式1所涉及的半导体装置100中，具备n+型第1缓冲层13、n-型背面载流子积蓄层14、n型第2缓冲层15、n-型漂移层11。在本实施方式5所涉及的半导体装置100中，代替这些，具备作为第1半导体层的n-型第1背面载流子积蓄层23、作为第2半导体层的n型第2缓冲层15、作为第3半导体层的n--型第2背面载流子积蓄层24、作为第4半导体层的n-型漂移层11、作为第5半导体层的n+型第1缓冲层13。
n-型第1背面载流子积蓄层23、n型第2缓冲层15、n--型第2背面载流子积蓄层24、n-型漂移层11从下向上层叠。n+型第1缓冲层13配设于n-型第1背面载流子积蓄层23与p+型集电极层9之间。在以下的说明中，还有时将n-型第1背面载流子积蓄层23、n型第2缓冲层15、n--型第2背面载流子积蓄层24、n-型漂移层11、n+型第1缓冲层13总称为“5个半导体层”。
图17是示出图16的A-A’线中的杂质浓度分布图、即净掺杂浓度的分布图的图。
n型第2缓冲层15以及n--型第2背面载流子积蓄层24中的任一方的半导体层的n型的杂质浓度低于与上述一方的半导体层在上方向邻接的半导体层以及与上述一方的半导体层在下方向邻接的半导体层各自的n型的杂质浓度。在本实施方式5中，上述一方的半导体层是n--型第2背面载流子积蓄层24，n--型第2背面载流子积蓄层24的n型的杂质浓度低于在上方向邻接的n-型漂移层11以及在下方向邻接的n型第2缓冲层15各自的n型的杂质浓度。
而且，在上述5个半导体层之中，n--型第2背面载流子积蓄层24的n型的杂质浓度最低。n-型第1背面载流子积蓄层23的n型的杂质浓度低于n型第2缓冲层15的n型的杂质浓度以及n+型第1缓冲层13的n型的杂质浓度。在本实施方式5中，5个半导体层的净掺杂浓度的分布图是阶梯状的分布图。
另外，在n--型第2背面载流子积蓄层24中包含的氢原子浓度和在上方向邻接的n-型漂移层11以及在下方向邻接的n型第2缓冲层15的各个中包含的氢原子浓度同等。在此，5个半导体层整体的芯片深度方向上的氢浓度的标准偏差以及5个半导体层各自的芯片深度方向上的氢浓度的标准偏差是n-型漂移层11的芯片深度方向上的氢离子浓度的标准偏差的3倍以下。
<制造方法>
图18是用于说明本实施方式5所涉及的制造方法的最初的工序中的半导体装置的剖面图。
首先，准备图18所示的作为n+型半导体基板的n+型硅基板16。此外，n+型硅基板16的一部分最终地成为图16的n+型第1缓冲层13。
而且，如图18所示，在n+型硅基板16的上表面，依次形成n-型第1外延生长层17、n型第2外延生长层18、n--型第3外延生长层25、n-型第4外延生长层26。即，在n+型硅基板16的上表面，依次形成n-型第1背面载流子积蓄层23、n型第2缓冲层15、n--型第2背面载流子积蓄层24、n-型漂移层11。而且，在图18的构造中，进行与在实施方式2中说明的图6～图9同样的工序。由此，具有n-型第1背面载流子积蓄层23以及n--型第2背面载流子积蓄层24、即2级的背面载流子积蓄层的本实施方式5所涉及的半导体装置100完成。
<实施方式5的总结>
根据具有多个背面载流子积蓄层的本实施方式5所涉及的半导体装置100，能够在导通状态时高效地积蓄空穴。由此，能够进一步增强关断时的载流子的枯竭，能够进一步抑制关断时的浪涌电压。
此外，在本实施方式5中，说明了具备2级的背面载流子积蓄层的半导体装置，但即使是具备3级以上的背面载流子积蓄层的半导体装置，仍具有与上述同样的效果。
<实施方式5的变形例>
在实施方式5中说明的制造方法与实施方式2所涉及的制造方法相同，但不限于此，也可以与例如实施方式3所涉及的制造方法相同。
图19是用于说明本实施方式5所涉及的制造方法的最初的工序中的半导体装置的剖面图。
首先，准备图19所示的作为n-型半导体基板的n-型硅基板20。此外，n-型硅基板20的一部分最终地成为图16的n-型第1背面载流子积蓄层23。
而且，如图19所示，在n-型硅基板20的上表面，依次形成n型第1外延生长层21、n--型第2外延生长层27、n-型第3外延生长层28。即，在n-型硅基板20的上表面，依次形成n型第2缓冲层15、n--型第2背面载流子积蓄层24、n-型漂移层11。而且，在图19的构造中，进行与在实施方式3中说明的图10～图14同样的工序。由此，具有n-型第1背面载流子积蓄层23以及n--型第2背面载流子积蓄层24、即2级的背面载流子积蓄层的本实施方式5所涉及的半导体装置100完成。
根据如以上的本变形例，相比于在实施方式5中说明的制造方法，能够减少一级的外延层，所以半导体装置的生产性提高。此外，即使与实施方式5同样地，在本变形例中制作具备3级以上的背面载流子积蓄层的半导体装置，仍具有与上述同样的效果。
<实施方式6>
图20是示出本发明的实施方式6所涉及的半导体装置100的结构的剖面示意图。以下，在本实施方式6中说明的构成要素中，对与上述构成要素相同或者类似的构成要素附加相同的参照符号，主要说明不同的构成要素。
本实施方式6所涉及的半导体装置100与在实施方式5的结构中除了n-型第1背面载流子积蓄层23以外的结构相同。本实施方式6所涉及的半导体装置100具备作为第1半导体层的n+型第1缓冲层13、作为第2半导体层的n型第2缓冲层15、作为第3半导体层的n--型背面载流子积蓄层29、作为第4半导体层的n-型漂移层11。在以下的说明中，还有时将n+型第1缓冲层13、n型第2缓冲层15、n--型背面载流子积蓄层29、n-型漂移层11总称为“4个半导体层”。
图21是示出图20的A-A’线中的杂质浓度分布图、即净掺杂浓度的分布图的图。
n型第2缓冲层15以及n--型背面载流子积蓄层29中的任一方的半导体层的n型的杂质浓度低于与上述一方的半导体层在上方向邻接的半导体层以及与上述一方的半导体层在下方向邻接的半导体层各自的n型的杂质浓度。在本实施方式6中，上述一方的半导体层是n--型背面载流子积蓄层29，n--型背面载流子积蓄层29的n型的杂质浓度低于在上方向邻接的n-型漂移层11以及在下方向邻接的n型第2缓冲层15各自的n型的杂质浓度。
而且，在上述4个半导体层之中，n--型背面载流子积蓄层29的n型的杂质浓度最低。n+型第1缓冲层13的n型的杂质浓度高于n型第2缓冲层15的n型的杂质浓度。在本实施方式6中，4个半导体层的净掺杂浓度的分布图是阶梯状的分布图。
另外，在n--型背面载流子积蓄层29中包含的氢原子浓度和在上方向邻接的n-型漂移层11以及在下方向邻接的n型第2缓冲层15的各个中包含的氢原子浓度同等。在此，4个半导体层整体的芯片深度方向上的氢浓度的标准偏差以及4个半导体层各自的芯片深度方向上的氢浓度的标准偏差是n-型漂移层11的芯片深度方向上的氢离子浓度的标准偏差的3倍以下。
<实施方式6的总结>
本实施方式6所涉及的n--型背面载流子积蓄层29相接的上下的半导体层(n型第2缓冲层15、n-型漂移层11)的杂质浓度低于实施方式1所涉及的n-型背面载流子积蓄层14(图2)相接的上下的半导体层(n+型第1缓冲层13、n型第2缓冲层15)的杂质浓度。因此，根据本实施方式6，能够抑制在半导体装置的制造工艺中的加热工序中，n--型背面载流子积蓄层29的杂质浓度由于来自上下的层的杂质的扩散而增加。由此，能够抑制丧失载流子积蓄层的载流子积蓄效果。
<实施方式1～6的变形例>
在上述实施方式1～6中，说明为4个半导体层各自的材料或者5个半导体层各自的材料是硅。但是，这些半导体层的材料不限于硅，例如，也可以是氮化镓、碳化硅、氮化铝、金刚石、氧化镓等宽带隙半导体。另外，关于半导体装置100，以沟槽栅极型的IGBT为例子进行说明，但即使是平面栅极型的IGBT，也能够得到同样的效果。另外，还能够应用于逆导通IGBT(RC-IGBT)等。
此外，本发明能够在该发明的范围内，自由地组合各实施方式以及变形例或者使各实施方式以及变形例适宜地变形、省略。
虽然详细说明了本发明，但上述说明在所有方案中仅为例示，本发明不限于此。应被理解为未例示的无数的变形例不脱离本发明的范围而能够被想到。
Claims (3)
1.一种半导体装置，
具备分别具有第1导电类型的第1半导体层、第2半导体层、第3半导体层、第4半导体层，
所述第1半导体层至所述第4半导体层依次层叠，
将所述层叠的正向及其逆向分别设为第1方向以及第2方向，
所述半导体装置还具备：
基极层，配设于所述第4半导体层的朝向所述第1方向的表面侧，具有第2导电类型；
发射极层，选择性地配设于所述基极层的朝向所述第1方向的表面，具有第1导电类型；
栅极电极，能够在所述基极层中形成沟道；
集电极层，配设于所述第1半导体层的所述第2方向侧，具有第2导电类型；以及
集电极电极，配设于所述集电极层的朝向所述第2方向的表面，
所述第3半导体层的第1导电类型的杂质浓度低于与所述第3半导体层在所述第1方向邻接的所述第4半导体层以及与所述第3半导体层在所述第2方向邻接的所述第2半导体层各自的第1导电类型的杂质浓度，
在所述第1半导体层至所述第4半导体层之中，所述第3半导体层的第1导电类型的杂质浓度最低，所述第1半导体层的第1导电类型的杂质浓度高于所述第2半导体层的第1导电类型的杂质浓度，
在所述第3半导体层中包含的氢原子浓度和在与所述第3半导体层在所述第1方向邻接的所述第4半导体层以及与所述第3半导体层在所述第2方向邻接的所述第2半导体层的各个半导体层中包含的氢原子浓度同等。
2.一种半导体装置，
具备分别具有第1导电类型的第1半导体层、第2半导体层、第3半导体层、第4半导体层，
所述第1半导体层至所述第4半导体层依次层叠，
将所述层叠的正向及其逆向分别设为第1方向以及第2方向，
所述半导体装置还具备：
基极层，配设于所述第4半导体层的朝向所述第1方向的表面侧，具有第2导电类型；
发射极层，选择性地配设于所述基极层的朝向所述第1方向的表面，具有第1导电类型；
栅极电极，能够在所述基极层中形成沟道；
集电极层，配设于所述第1半导体层的所述第2方向侧，具有第2导电类型；以及
集电极电极，配设于所述集电极层的朝向所述第2方向的表面，
所述第3半导体层的第1导电类型的杂质浓度低于与所述第3半导体层在所述第1方向邻接的所述第4半导体层以及与所述第3半导体层在所述第2方向邻接的所述第2半导体层各自的第1导电类型的杂质浓度，
在所述第1半导体层至所述第4半导体层之中，所述第3半导体层的第1导电类型的杂质浓度最低，
在所述第3半导体层中包含的氢原子浓度和在与所述第3半导体层在所述第1方向邻接的所述第4半导体层以及与所述第3半导体层在所述第2方向邻接的所述第2半导体层的各个半导体层中包含的氢原子浓度同等，
所述半导体装置还具备配设于所述第1半导体层与所述集电极层之间的第1导电类型的第5半导体层，
在所述第1半导体层至所述第5半导体层之中，所述第3半导体层的第1导电类型的杂质浓度最低，
所述第1半导体层的第1导电类型的杂质浓度低于所述第2半导体层的第1导电类型的杂质浓度以及所述第5半导体层的第1导电类型的杂质浓度。
3.根据权利要求1所述的半导体装置，其中，
所述集电极层的第2导电类型的杂质浓度的最大值是所述第1半导体层的第1导电类型的杂质浓度的最大值的10倍以上。
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