KR20160064194A - 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법 - Google Patents

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KR20160064194A
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카즈히코 도나리
아키오 나카가와
히데카즈 요코오
히데오 스즈키
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가부시키가이샤 아루박
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Abstract

소자의 미세화 혹은 고품질화를 한층 더 실현할 수 있는 절연 게이트 바이폴러 트랜지스터의 제조 방법을 제공한다.
본 발명의 일실시 형태는, MCZ 법으로 제작된 제1 도전형의 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판의 제1 표면에 제2 도전형의 베이스층(12)과, 제1 도전형의 이미터 영역(13)과, 게이트 전극(14)이 형성된다. 상기 반도체 기판의 제2 표면을 가공 함으로써 상기 반도체 기판이 박화되고, 박화된 상기 제2 표면에 붕소를 주입 함으로써, 제2 도전형의 컬렉터층(15)이 형성된다. 상기 반도체 기판의 내부이며 컬렉터층(15)과의 인접 영역에 수소를 주입 함으로써, 상기 반도체 기판 보다 불순물 농도가 높은 제1 도전형의 버퍼층(16)이 형성된다.

Description

절연 게이트 바이폴러 트랜지스터 및 그 제조 방법{INSULATED GATE BIPOLAR TRANSISTOR AND PRODUCTION METHOD THEREFOR}
본 발명은, FS구조를 가지는 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법에 관한 것이다.
전력 변환용의 파워 디바이스로서, 절연 게이트 바이폴러 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)가 알려져 있다. IGBT는, 고 내압 파워 MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)의 온(on) 전압(혹은 온 저항)의 저감을 목적으로 한 반도체 장치이며, 펀치스루(punch through)형 IGBT(PT-IGBT), 논펀치스루(Non Punch Throuh)형 IGBT(NPT-IGBT), 필드 스톱(field stop)형 IGBT(FS-IGBT) 등이 개발되고 있다.
PT-IGBT는, 컬렉터 측으로부터 캐리어를 고주입 함으로써 온 전압의 저감을 실현한다. 또한, 턴 오프(turn off) 시의 캐리어의 재결합을 재촉하는 목적으로 라이프 타임 컨트롤 기술을 적용해, 턴 오프 손실의 저감을 도모하고 있다. 그러나, 고온 환경에서 라이프 타임 컨트롤에 의한 효과가 완화되어 버려, 턴 오프 손실이 증가한다는 문제가 있었다.
또한, NPT-IGBT는, 웨이퍼의 두께를 얇게 해서 캐리어의 수송 효율을 높이는 것과 함께, 컬렉터(p+층)의 불순물 농도를 컨트롤해서 캐리어의 주입 효율을 억제 함으로써, 저(低) 온 전압과 저(低) 턴 오프 손실을 실현하고 있다. 그러나, 오프 시에 공지층이 컬렉터 측에 도달하지 않도록 n-드리프트층을 두껍게 할 필요가 있기 때문에, 저 온 전압화에 한계가 있었다.
한편, FS-IGBT는, 공지층을 막기 위한 FS층이 형성되어 있기 때문에, NPT형보다 드리프트층의 두께를 얇게 할 수 있고, 이에 따라 저(低) 온 전압화를 더 촉진하는 것이 가능해졌다. 또한, 드리프트층의 두께가 얇기 때문에, 과잉 캐리어가 적고, 따라서 턴 오프 손실도 저감할 수 있다고 하는 이점이 있다.
그런데, IGBT 소자의 제작에는 에피택셜(epitaxial) 기판이 넓게 이용되고 있다. 그렇지만 에피택셜 기판을 이용한 제조 방법은 소자의 제조 코스트가 높고, 또한, 결정결함(結晶缺陷)의 영향을 받기 쉽다. 한편, 에피택셜 기판을 대신해, 부유대융액법(浮遊帶融液法)(FZ법: Float Zone method)으로 제작된 실리콘 기판을 이용한 IGBT의 제조 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특표 2003-533047호 공보
그렇지만, FZ법에서는 8인치 이상의 실리콘 기판을 제작할 수 없다는 문제가 있다. 이 때문에, 기판 사이즈에 기인한 다양한 제약을 받게 되어, 예를 들면 소망하는 미세 가공 기술을 적용할 수 없으므로, IGBT 소자의 미세화 혹은 고품질화를 한층 더 실현하는 것이 곤란하다는 문제가 있다.
이상과 같은 사정을 감안하여, 본 발명의 목적은, 소자의 미세화 혹은 고품질화를 한층 더 실현하는 것이 가능한, 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 일 형태에 따른 절연 게이트 바이폴러 트랜지스터의 제조 방법은, MCZ 법으로 제작된 제1 도전형의 반도체 기판을 준비하는 것을 포함한다.
상기 반도체 기판의 제1 표면에 제2 도전형의 베이스층이 형성된다.
상기 베이스층의 표면에 제1 도전형의 이미터 영역이 형성된다.
상기 제1 표면에, 상기 이미터 영역, 상기 베이스층 및 상기 반도체 기판으로부터 절연된 게이트 전극이 형성된다.
상기 반도체 기판의 제2 표면을 가공 함으로써 상기 반도체 기판이 박화된다.
박화된 상기 반도체 기판의 제2 표면에 붕소를 주입 함으로써, 제2 도전형의 컬렉터층이 형성된다.
상기 반도체 기판의 내부이며 상기 컬렉터층과의 인접 영역에 수소를 주입 함으로써, 상기 반도체 기판 보다 불순물 농도가 높은 제1 도전형의 버퍼층이 형성된다.
본 발명의 일 형태에 따른 절연 게이트 바이폴러 트랜지스터는, 반도체층과, 베이스층과, 이미터 영역과, 게이트 전극과, 컬렉터층과, 버퍼층을 구비한다.
상기 반도체층은, 제1 도전형의 MCZ 기판으로 구성된다.
상기 베이스층은, 상기 반도체층 위에 형성되어, 제2 도전형의 반도체로 구성된다.
상기 이미터 영역은, 상기 베이스층의 표면에 형성되어, 제1 도전형의 반도체로 구성된다.
상기 게이트 전극은, 상기 이미터 영역, 상기 베이스층 및 상기 반도체층으로부터 절연되어 형성된다.
상기 컬렉터층은, 상기 반도체층의 상기 베이스층이 형성되는 면과는 반대측의 면에 형성되고, 제2 도전형의 반도체로 구성된다.
상기 버퍼층은, 상기 반도체층과 상기 컬렉터층과의 계면에 형성되고, 상기 반도체층 보다 불순물 농도가 높은 제1 도전형의 반도체로 구성된다.
도 1은 본 발명의 일실시 형태에 따른 절연 게이트 바이폴러 트랜지스터를 나타내는 개략 단면도이다.
도 2는 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 표면 전극의 형성 공정을 나타내는 개략 단면도이다.
도 3은 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 표면 전극의 형성 공정을 나타내는 개략 단면도이다.
도 4는 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 웨이퍼의 박화 공정을 나타내는 개략 단면도이다.
도 5는 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 컬렉터층의 형성 공정을 나타내는 개략 단면도이다.
도 6은 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 컬렉터층의 형성 공정을 나타내는 개략 단면도이다.
도 7은 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 버퍼층의 형성 공정을 나타내는 개략 단면도이다.
도 8은 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 버퍼층의 형성 공정을 나타내는 개략 단면도이다.
도 9는 상기 절연 게이트 바이폴러 트랜지스터의 제조 방법을 설명하는 도로서, 이면 전극의 형성 공정을 나타내는 개략 단면도이다.
본 발명의 일실시 형태에 따른 절연 게이트 바이폴러 트랜지스터의 제조 방법은, MCZ 법으로 제작된 제1 도전형의 반도체 기판을 준비하는 것을 포함한다.
상기 반도체 기판의 제1 표면에 제2 도전형의 베이스층이 형성된다.
상기 베이스층의 표면에 제1 도전형의 이미터 영역이 형성된다.
상기 제1 표면에, 상기 이미터 영역, 상기 베이스층 및 상기 반도체 기판으로부터 절연된 게이트 전극이 형성된다.
상기 반도체 기판의 제2 표면을 가공하는 것으로 상기 반도체 기판이 박화된다.
박화된 상기 반도체 기판의 제2 표면에 붕소를 주입 함으로써, 제2 도전형의 컬렉터층이 형성된다.
상기 반도체 기판의 내부이며 상기 컬렉터층과의 인접 영역에 수소를 주입 함으로써, 상기 반도체 기판 보다 불순물 농도가 높은 제1 도전형의 버퍼층이 형성된다.
상기 제조 방법에 있어서는, 반도체 기판으로서, MCZ 기판이 이용된다. MCZ 기판은, MCZ(Magnetic field applied CZ) 법으로 제작된 실리콘 기판이다. MCZ 법은, 융액에 자장을 인가하면서 단결정을 성장시키는 초크랄스키(CZ) 법의 일종이다. MCZ 법에 의하면, 8인치 사이즈(직경 약 200 mm) 이상의 기판을 용이하게 제작할 수 있어, 예를 들면 12인치 사이즈(직경 약 300 mm)의 대구경 기판도 비교적 용이하게 입수할 수 있다. 이에 따라 대구경 기판에 적용되는 다양한 미세 가공 기술을 이용하는 것이 가능해지기 때문에, IGBT 소자의 미세화 혹은 고 품질화(고 특성화)를 한층 더 실현할 수 있음과 동시에, 생산성의 향상도 도모하는 것이 가능해진다.
융액에 인가하는 자장은 정자장(靜磁場)이어도 무방하고, 변동자장이어도 무방하다. 정자장 방식의 경우에는, 예를 들면 횡자장형(HMCZ: Horizontal MCZ), 종자장형(VMCZ: Vertical MCZ), 커스프 MCZ(Cusp MCZ) 등을 들 수 있다.
상기 컬렉터층을 형성하는 공정은, 전형적으로는, 붕소의 주입 후, 상기 제2 표면을 제1 온도(예를 들면, 400℃ 이상, 바람직하게는 450℃ 이상)로 가열하는 제1 어닐링 처리를 포함한다. 이 경우, 상기 버퍼층을 형성하는 공정은, 수소의 주입 후, 상기 제2 표면을 제2 온도(예를 들면, 250℃ 이상 500℃ 이하)로 가열하는 제2 어닐링 처리를 포함한다.
붕소 주입 후의 어닐링 처리와 수소 주입 후의 어닐링 처리를 별개로 실시 함으로써, 주입된 붕소의 확산과 활성화 및 수소 주입에 의해 형성된 도너의 안정화를 각각 적절히 실시할 수 있다.
상기 버퍼층은, 상기 제1 어닐링 처리 후에 형성되어도 무방하다.
전형적으로는, 붕소의 확산에 필요한 온도는, 수소의 확산에 필요한 온도 보다 높다. 그래서, 제1 어닐링 처리 후에 버퍼층을 형성한 후, 제1 온도 이하의 제2 온도(예를 들면 280℃ 이상 450℃ 이하)로 제2 어닐링 처리를 실시 함으로써, 주입된 수소의 적정한 확산 처리가 가능해져, 이에 따라 소망하는 필드 스톱 기능을 가지는 버퍼층을 형성하는 것이 가능해진다.
상기 제1 어닐링 처리 및 상기 제2 어닐링 처리는, 가열로를 이용해 실시되어도 무방하다. 이에 따라, 프로세스 코스트의 저감을 도모할 수 있다.
상기 게이트 전극은, 상기 반도체 기판을 박화하기 전에 형성되어도 무방하다.
이에 따라, 베이스층, 이미터 영역, 게이트 전극 등의 형성 공정에서의 기판의 핸들링성을 유지할 수 있다.
본 발명의 일실시 형태에 따른 절연 게이트 바이폴러 트랜지스터는, 반도체층과, 베이스층과, 이미터 영역과, 게이트 전극과, 컬렉터층과, 버퍼층을 구비한다.
상기 반도체층은, 제1 도전형의 MCZ 기판으로 구성된다.
상기 베이스층은, 상기 반도체층 위에 형성되고, 제2 도전형의 반도체로 구성된다.
상기 이미터 영역은, 상기 베이스층의 표면에 형성되고, 제1 도전형의 반도체로 구성된다.
상기 게이트 전극은, 상기 이미터 영역, 상기 베이스층 및 상기 반도체층으로부터 절연되어 형성된다.
상기 컬렉터층은, 상기 반도체층의 상기 베이스층이 형성되는 면과는 반대측의 면에 형성되고, 제2 도전형의 반도체로 구성된다.
상기 버퍼층은, 상기 반도체층과 상기 컬렉터층과의 계면에 형성되고, 상기 반도체층 보다 불순물 농도가 높은 제1 도전형의 반도체로 구성된다.
본 실시 형태의 IGBT에 의하면, 반도체층이 MCZ 기판으로 구성되어 있기 때문에, 8인치 사이즈(직경 약 200 mm) 이상의 기판을 용이하게 제작할 수 있어, 예를 들면 12인치 사이즈(직경 약 300 mm)의 대구경 기판도 비교적 용이하게 입수할 수 있다. 이에 따라 대구경 기판에 적용되는 다양한 미세 가공 기술을 이용하는 것이 가능해지기 때문에, IGBT 소자의 미세화 혹은 고 품질화(고 특성화)를 한층 더 실현할 수 있음과 동시에, 생산성의 향상도 도모하는 것이 가능해진다.
이하, 도면을 참조하면서, 본 발명의 실시 형태를 설명한다.
[IGBT의 구성]
도 1은, 본 발명의 일실시 형태에 따른 절연 게이트 바이폴러 트랜지스터를 나타내는 개략 단면도이다. 본 실시 형태에서는 n채널 종형(縱型) IGBT를 예로 들어 설명한다. 본 실시 형태는 전압 정격이 600∼1200V인 것에 적용되는 것이 바람직하지만, 이것으로 한정되는 것은 아니다.
본 실시 형태의 절연 게이트 바이폴러 트랜지스터(이하, IGBT라고도 한다.)(100)는, 드리프트층(11)(반도체층)과, 베이스층(12)과, 이미터 영역(13)과, 게이트 전극(14)과, 컬렉터층(15)과, 버퍼층(16)과, 이미터 전극(18)과, 컬렉터 전극(19)을 가진다.
드리프트층(11)은, 컬렉터(C)-이미터(E) 간의 전압을 지지하는 비교적 고 저항의 n-형(제1 도전형)의 반도체로 구성된다. 드리프트층(11)은, MCZ 법으로 제작된 n-형의 실리콘 단결정 기판(이하, 단지 MCZ 기판이라고도 한다.)으로 구성된다. 드리프트층(11)의 두께는, 예를 들면 50∼300㎛이며, 드리프트층(11)의 불순물 농도는, 예를 들면 1×1012∼1×1015cm-3이다.
베이스층(12)은, 드리프트층(11) 위(일방측의 면)에 형성되어, p형(제2 도전형)의 반도체로 구성된다. 베이스층(12)은, 예를 들면, 드리프트층(11)의 표면에 불순물 원소로서 붕소를 주입 함으로써 확산 형성된다. 베이스층(12)의 두께는, 예를 들면 1∼5㎛이며, 베이스층(12)의 불순물의 표면 농도는, 예를 들면 1×1017∼1×1018cm-3이다.
이미터 영역(13)은, 베이스층(12)의 표면의 복수 개소(箇所)에 형성되고, 드리프트층(11) 보다 불순물 농도의 높은 n+형의 반도체로 구성된다. 이미터 영역(13)은, 예를 들면, 지면 수직 방향으로 늘어나는 복수의 격자 상(狀)으로 형성된다. 이미터 영역(13)은, 예를 들면, 베이스층(12)의 표면에 불순물 원소로서 인(燐)을 주입 함으로써 형성된다. 이미터 영역(13)의 두께는, 예를 들면 0.5∼2㎛이며, 이미터 영역(13)의 불순물 농도는, 예를 들면 1×1018∼1×1021cm-3이다.
게이트 전극(14)은, 드리프트층(11)의 상기 일방측의 면에, 이미터 영역(13), 베이스층(12) 및 드리프트층(11)으로부터 절연되어 형성된다. 본 실시 형태의 IGBT(100)는, 트렌치 게이트(Trench Gate) 구조를 가지고, 게이트 전극(14)은, 베이스층(12)을 두께 방향으로 관통하고, 예를 들면, 서로 인접하는 소정의 이미터 영역(13) 사이에 지면 수직 방향으로 격자 상으로 복수 형성된다.
게이트 전극(14)은, 전형적으로는, 폴리 실리콘으로 구성되지만, 이외에도 금속재료 등으로 구성되어도 무방하다. 게이트 전극(14)은, 게이트 산화물(17)에 의해 이미터 영역(13), 베이스층(12) 및 드리프트층(11)으로부터 전기적으로 절연된다.
게이트 산화물(17)은, 예를 들면 실리콘 산화물로 구성되고, 제1 게이트 산화막(17a)과, 제2 게이트 산화막(17b)을 가진다. 제1 게이트 산화막(17a) 및 제2 게이트 산화막(17b)은 상호 일체적으로 접속된다. 제1 게이트 산화막(17a)은, 게이트 전극(14)과, 이미터 영역(13), 베이스층(12) 및 드리프트층(11)과의 계면에 형성된다. 제2 게이트 산화막(17b)은, 게이트 전극(14)과 이미터 전극(18)과의 계면에 형성된다.
컬렉터층(15)은, 드리프트층(11)의 베이스층(12)이 형성되는 면과는 반대측의 면(이면)에 형성되고, 베이스층 보다 불순물 농도가 높은 p+형의 반도체로 구성된다. 컬렉터층(15)은, 예를 들면, 드리프트층(11)의 이면에 불순물 원소로서 붕소를 주입 함으로써 형성된다. 컬렉터층(15)의 두께는, 예를 들면 0.1∼1㎛이며, 컬렉터층(15)의 불순물 농도는, 예를 들면 1×1016∼1×1018cm-3이다.
버퍼층(16)은, 드리프트층(11)과 컬렉터층(15)과의 계면에 형성되고, 드리프트층(11) 보다 불순물 농도가 높은 n+형의 반도체로 구성된다. 버퍼층(16)은, 게이트(G)-이미터(E) 간의 전압 인가 시에 베이스층(12)에 형성되는 공지층이 컬렉터층(15)에 도달하는 것을 저지하는 필드 스톱(FS) 층으로서 기능한다.
버퍼층(16)은, 예를 들면, 드리프트층(11)의 이면에 불순물 원소로서 수소를 주입 함으로써 형성된다. 버퍼층(16)의 두께는, 예를 들면 1∼20㎛이며, 버퍼층(16)의 불순물 농도는, 예를 들면 1×1015∼1×1018cm-3이다.
이미터 전극(18)은, 베이스층(12)의 표면에 형성되고, 예를 들면 알루미늄 등의 금속재료로 구성된다. 이미터 전극(18)은, 베이스층(12) 및 이미터 영역(13)과 전기적으로 접속되고, 게이트 전극(14)과는 게이트 산화물(17)을 통해 전기적으로 절연되고 있다.
컬렉터 전극(19)은, 컬렉터층(15)의 표면에 형성된 금속막으로 구성된다. 컬렉터 전극(19)은 금속의 단층막이어도 무방하고, 이종 금속의 다층막이어도 무방하다. 본 실시 형태에서는, 컬렉터 전극(19)은, 알루미늄(Al)과 크롬(Cr)과 니켈(Ni)과 금(Au)의 적층막으로 구성된다.
[IGBT의 제조 방법]
다음으로, 이상과 같이 구성되는 IGBT(100)의 제조 방법에 대해 설명한다. 도 2∼도 9는, IGBT(100)의 제조 방법을 설명하는 각 공정의 개략 단면도이다.
(표면 전극 형성 공정)
우선, 도 2에 도시한 바와 같이, MCZ 법으로 제작된 n-형의 반도체 기판(실리콘 기판)(110)을 준비한다. 반도체 기판(110)의 직경은, 8인치 이상이며, 본 실시 형태에서는 12인치 웨이퍼가 이용된다. 반도체 기판(110)의 두께는 특별히 한정되지 않으며, 예를 들면 600∼1200㎛이다.
다음으로, 반도체 기판(110)의 표면(111)(제1 표면)에, 베이스층(12), 이미터 영역(13) 및 게이트 전극(14)이 순서대로 형성된다(도 2).
베이스층(12)은, 반도체 기판(110)의 표면(111)에 붕소 등의 p형 불순물을 소정의 도스량(예를 들면, 1×1013∼1×1014 ion/cm2) 주입해, 열확산하여 형성된다. 이미터 영역(13)은, 베이스층(12)의 표면의 소정 영역에 인 등의 n형 불순물을 소정의 도스량(예를 들면, 5×1014∼1×1016 ion/cm2) 주입 함으로써 확산 형성된다. 베이스층(12) 및 이미터 영역(13)의 형성에는, 예를 들면, 빔 라인형 이온 주입 장치, 플라즈마 도핑 장치 등이 이용된다.
게이트 전극(14)의 형성 방법은, 예를 들면, 반도체 기판(110)의 표면(111)에 트렌치를 형성하는 공정과, 상기 트렌치의 내벽면을 제1 게이트 산화막(17a)으로 피복하는 공정과, 상기 트렌치의 내부를 제1 게이트 산화막(17a)의 위로부터 폴리 실리콘으로 충전하는 공정을 가진다. 그 후, 게이트 전극(14) 및 그 주위의 이미터 영역(13)의 일부를 제2 게이트 산화막(17b)으로 피복하고, 게다가, 게이트 전극(14)을 외부로 인출(引出)하는 배선이 형성된다.
계속해서, 도 3에 도시한 바와 같이, 반도체 기판(110)의 표면(111)에 이미터 전극(18)이 형성된다. 본 실시 형태에서는 알루미늄막을 스패터(spatter) 법으로 형성하고, 그것을 소정 형상으로 패터닝 함으로써, 이미터 전극(18)이 형성된다.
(박화 공정)
다음으로, 도 4에 도시한 바와 같이, 반도체 기판(110)의 이면(112)(제2 표면)을 가공 함으로써, 반도체 기판(110)이 박화된다. 반도체 기판(110)의 표면(111)의 가공 후에 박화 공정을 실시 함으로써, 베이스층(12), 이미터 영역(13), 게이트 전극(14), 이미터 전극(18) 등의 형성 공정에서의 기판의 핸들링성을 유지할 수 있다.
박화 공정에서는, 반도체 기판(110)은, 예를 들면 60∼130㎛의 두께로 감후(減厚)된다. 박화 공정에는, 예를 들면, 그라인더나 연마포를 이용한 기계 연마법, 기계 연마와 화학 연마를 조합한 CMP(Chemical-Mechanical Polishing) 법, 혹은, 에치 백(Etch Back) 등의 플라즈마 처리법 등이 적용 가능하다.
(컬렉터층 및 버퍼층 형성 공정)
계속해서, 도 5 및 도 6에 도시한 바와 같이, 반도체 기판(110)의 이면(112)에 컬렉터층(15)이 형성된다.
컬렉터층(15)의 형성 공정에서는, 우선, 반도체 기판(110)의 이면(112)에 소정의 에너지(예를 들면, 10∼100 keV)로 소정의 도스량(예를 들면, 1×1012∼1×1014 ion/cm2)의 붕소가 주입된다(도 5). 다음으로, 반도체 기판(110)의 이면(112)을 소정 온도로 가열하는 제1 어닐링 처리를 실시 함으로써, 도스 영역(150)의 내부 응력을 완화하면서, 도스 영역(150)에 주입된 붕소를 확산, 활성화 시킨다. 이에 따라 소정 농도의 p+형의 컬렉터층(15)이 형성된다(도 6).
상기 제1 어닐링 처리에서의 가열 방법은 특별히 한정되지 않으며, 본 실시 형태에서는, 가열로를 이용한 퍼니스 어닐링(furnace annealing) 법이 채용된다. 이에 따라 프로세스 코스트의 저감을 도모할 수 있다.
상기 제1 어닐링 처리에서의 어닐링 온도(제1 온도)는, 붕소의 충분한 확산 활성화 효과를 얻을 수 있고 또한 이미터 전극(18) 등에 영향을 미치지 않는 온도로 설정되고, 예를 들면 400℃ 이상 550℃ 이하로 된다. 이에 따라 반도체 기판(110)의 표면 전극에 영향을 미치지 않고, 소망하는 도전 특성을 가지는 컬렉터층(15)을 형성할 수 있다.
계속해서, 도 7 및 도 8에 도시한 바와 같이, 반도체 기판(110)의 내부이며 컬렉터층(15)과의 인접 영역에 버퍼층(16)이 형성된다.
버퍼층(16)의 형성 공정에서는, 우선, 반도체 기판(110)의 이면(112)에 소정의 에너지(예를 들면, 200∼1000 keV)로 소정의 도스량(예를 들면, 1×1014∼1×1016 ion/cm2)의 수소가 주입된다(도 7). 수소는 원자 반경이 가장 작기 때문에, 컬렉터층(15)을 용이하게 통과할 수 있고, 이에 따라 컬렉터층(15)에 인접하는 소정 두께의 도스 영역(160)을 형성할 수 있다.
다음으로, 반도체 기판(110)의 이면(112)을 소정 온도로 가열하는 제2 어닐링 처리를 실시 함으로써, 도스 영역(160)의 내부 응력을 완화하면서, 도스 영역(160)에 수소에 의해 형성된 도너를 안정화 시킨다. 이에 따라 소정 농도의 n+형의 버퍼층(16)이 형성된다(도 8).
상기 제2 어닐링 처리에서의 가열 방법은 특별히 한정되지 않으며, 본 실시 형태에서는, 가열로를 이용한 퍼니스 어닐링 법이 채용된다. 이에 따라 프로세스 코스트의 저감을 도모할 수 있다.
상기 제2 어닐링 처리에서의 어닐링 온도(제2 온도)는, 특별히 한정되지 않으며, 예를 들면 250℃ 이상 500℃ 이하로 된다. 본 실시 형태에서는, 제2 온도는, 수소 주입에 의해 형성된 결정결함에 의해 생기는 도너의 안정화 효과를 얻을 수 있는 온도로 설정되고, 예를 들면 280℃ 이상 450℃ 이하로 된다. 이에 따라 소망하는 도전 특성을 가지는 버퍼층(16)을 형성할 수 있다.
한편, 버퍼층(16)의 형성에 의해, 반도체 기판(110)의 내부에는, 베이스층(12)과 버퍼층(16) 사이에 끼워지는 드리프트층(11)이 형성된다(도 8). 드리프트층(11)은, 반도체 기판(110)과 같은 도전형인 n-형의 반도체층으로 구성된다.
컬렉터층(15) 형성을 위한 붕소의 주입 및 버퍼층(16) 형성을 위한 수소의 주입에는, 예를 들면, 빔 라인형 이온 주입 장치, 플라즈마 도핑 장치 등이 이용된다.
(이면 전극 형성 공정)
버퍼층(16)의 형성 후, 도 9에 도시한 바와 같이, 반도체 기판(110)의 이면(112)에는 컬렉터 전극(19)이 형성된다. 본 실시 형태에서는 Al막, Cr막, Ni막 및 Au막을 순서대로 스패터 법으로 형성 함으로써, 컬렉터 전극(19)이 형성된다. 그 후, 소정의 소자 사이즈로 개편화(個片化) 되는 것으로, 본 실시 형태의 IGBT(100)가 제조된다.
[본 실시 형태의 작용]
이상과 같이 본 실시 형태에서는, 반도체 기판으로서 MCZ 기판이 이용되기 때문에, 8인치 사이즈(직경 약 200 mm) 이상의 기판을 용이하게 제작할 수 있고, 예를 들면 12인치 사이즈(직경 약 300 mm)의 대구경 기판도 비교적 용이하게 입수할 수 있다. 이에 따라, 대구경 기판에 적용되는 다양한 미세 가공 기술을 이용하는 것이 가능해지기 때문에, IGBT 소자의 미세화 혹은 고 품질화(고 특성화)를 한층 더 실현할 수 있음과 동시에, 생산성의 향상도 도모하는 것이 가능해진다.
또한, 본 실시 형태에서는, 컬렉터층(15)의 형성을 위한 붕소 주입 후의 제1 어닐링 처리와, 버퍼층(16)의 형성을 위한 수소 주입 후의 제2 어닐링 처리를 별개로 실시하기 때문에, 주입된 붕소의 확산 활성화 및 수소에 의한 도너의 형성을 각각 적절히 실시할 수 있다.
게다가, 본 실시 형태에서는, 버퍼층(16)은, 컬렉터층(15)의 형성 후에 형성된다. 상술과 같이, 붕소의 확산 활성화에 필요한 온도는, 수소에 의한 도너의 안정화에 필요한 온도보다 높다. 이 때문에, 상기 제1 어닐링 처리 후에 버퍼층(16)을 형성하는 것으로, 주입된 수소에 의한 도너의 적정한 처리가 가능해지며, 이에 따라 소망하는 필드 스톱 기능을 가지는 버퍼층을 형성하는 것이 가능해진다.
이상, 본 발명의 실시 형태에 대해 설명했지만, 본 발명은 상술의 실시 형태만으로 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에서 다양한 변경을 가할 수 있음은 물론이다.
예를 들면 이상의 실시 형태에서는, n채널 종형 IGBT를 예로 들어 설명했지만, 이에 한정되지 않고, p채널 종형 IGBT에도 본 발명은 적용 가능하다.
또한, 이상의 실시 형태에서는, 트렌치 게이트 구조의 IGBT를 예로 들어 설명했지만, 이를 대신해, 플래너 게이트(Planar gate) 구조의 IGBT에도 본 발명은 적용 가능하다.
또한, 이상의 실시 형태에서는, 컬렉터층(15) 형성을 위한 어닐링 처리(제1 어닐링 처리)에 퍼니스 어닐링 법이 채용되었지만, 이를 대신해, 레이저 어닐링 등의 다른 어닐링 법도 적용 가능하다.
게다가, 이미터 전극(18)과 반도체 기판(110)의 표면(111)을 신터링(Sintering)하기 위한 열처리(신터 어닐링(Sinter annealing))를 추가로 실시해도 무방하다. 이 경우, 신터링 온도가 버퍼층(16) 형성을 위한 어닐링 처리(제2 어닐링 처리) 보다 고온으로 실시할 필요가 있기 때문에, 버퍼층(15)의 형성 전에 실시하는 것이 바람직하다. 또한, 해당 신터링 처리를 컬렉터층(15) 형성을 위한 어닐링 처리(제1 어닐링 처리)와 동시에 실시해도 무방하다.
또한, 반도체 기판(110)의 이면(112)에 인 및 붕소를 이온 주입 함으로써, 각각 인에 의한 버퍼층(16)과 컬렉터층(15)을 형성한 후, 신터 어닐링을 실시 함으로써, 버퍼층(16)과 컬렉터층(15)을 어닐링 해서 동시에 형성하는 것도 가능하다. 그 후, 또한, 반도체 기판의 이면(112)에 수소를 주입하고, 어닐링 처리 함으로써 수소에 의해 형성되는 도너와 인에 의해 형성되는 도너가 합쳐진 버퍼층(16)을 형성해도 무방하다. 이 경우, 수소에 의해 형성되는 도너는 인에 의해 형성되는 도너와 오버랩 해서 형성하거나, 인에 의한 도너 보다 표면(111)에 가까운 쪽의 반도체 기판(110)에 인에 의한 도너와 인접해서 연속해 형성하거나, 혹은, 떼어 놓아 다른 버퍼층을 형성해도 무방하다.
인에 의한 도너와 수소에 의한 도너는 성질이 다르므로 소자 성능을 향상시킬 수 있다. 예를 들면 인의 도너는 활성화율이 낮고 캐리어 수명이 작아진다.
또한, 수소의 주입과 어닐링 처리는, 컬렉터 전극의 형성 후에 실시할 수도 있다. 혹은 인과 붕소를 주입해 레이저 등으로 어닐링 한 후에, 수소를 주입해 어닐링 처리해도 무방하다. 게다가, 수소 주입은, 가속 에너지를 바꾸어 연속해서 복수 회 실시 함으로써, 도너의 농도를 단계적으로 변경한 버퍼층의 형성이 가능해진다.
사용하는 MCZ 기판의 산소 농도는, 양호한 소자 특성을 실현하기 위해, 1×1018/cm3 이하가 바람직하고, 5×1017/cm3 이하가 보다 바람직하다.
본 발명은 종래의 FZ 기판을 이용하는 것 보다 대구경의 MCZ 웨이퍼를 이용하는 편이 미세 위치 맞춤이 가능하므로 소자 성능을 향상시킬 수 있음을 알 수 있다.
11 … 드리프트층
12 … 베이스층
13 … 이미터 영역
14 … 게이트 전극
15 … 컬렉터층
16 … 버퍼층
17 … 게이트 산화물
18 … 이미터 전극
19 … 컬렉터 전극
100 … IGBT(절연 게이트 바이폴러 트랜지스터)
110 … 반도체 기판

Claims (8)

  1. MCZ 법으로 제작된 제1 도전형의 반도체 기판을 준비하고,
    상기 반도체 기판의 제1 표면에 제2 도전형의 베이스층을 형성하고,
    상기 베이스층의 표면에 제1 도전형의 이미터(emitter) 영역을 형성하고,
    상기 제1 표면에, 상기 이미터 영역, 상기 베이스층 및 상기 반도체 기판으로부터 절연된 게이트 전극을 형성하고,
    상기 반도체 기판의 제2 표면을 가공 함으로써 상기 반도체 기판을 박화(薄化)하고,
    박화된 상기 반도체 기판의 제2 표면에 붕소를 주입 함으로써, 제2 도전형의 컬렉터층을 형성하고,
    상기 반도체 기판의 내부이며 상기 컬렉터층과의 인접 영역에 수소를 주입 함으로써, 상기 반도체 기판 보다 불순물 농도가 높은 제1 도전형의 버퍼층을 형성하는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 컬렉터층을 형성하는 공정은, 붕소의 주입 후, 상기 제2 표면을 제1 온도로 가열하는 제1 어닐링(annealing) 처리를 포함하고,
    상기 버퍼층을 형성하는 공정은, 수소의 주입 후, 상기 제2 표면을 제2 온도로 가열하는 제2 어닐링 처리를 포함하는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 버퍼층은, 상기 제1 어닐링 처리 후에 형성되는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 어닐링 처리 및 상기 제2 어닐링 처리는, 가열로를 이용해 실시되는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 온도는, 400℃ 이상이며,
    상기 제2 온도는, 250℃ 이상 500℃ 이하인
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트 전극은, 상기 반도체 기판을 박화하기 전에 형성되는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판은, 8인치 이상의 직경을 가지는
    절연 게이트 바이폴러 트랜지스터의 제조 방법.
  8. MCZ 기판으로 구성된 제1 도전형의 반도체층과,
    상기 반도체층 위에 형성된 제2 도전형의 베이스층과,
    상기 베이스층의 표면에 형성된 제1 도전형의 이미터 영역과,
    상기 이미터 영역, 상기 베이스층 및 상기 반도체층으로부터 절연되어 형성된 게이트 전극과,
    상기 반도체층의 상기 베이스층이 형성되는 면과는 반대측의 면에 형성된 제2 도전형의 컬렉터층과,
    상기 반도체층과 상기 컬렉터층과의 계면에 형성되어, 상기 반도체층보다 불순물 농도가 높은 제1 도전형의 버퍼층
    을 구비하는 절연 게이트 바이폴러 트랜지스터.
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