JP5617190B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
この発明は、半導体装置の製造方法および半導体装置に関する。さらに詳しくは、トレンチゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略記する)とその製造方法に関する。
パワーデバイスは、インバータやコンバータ等の電力変換装置のスイッチング素子として、中心的な役割を果たしている。パワーデバイスの中でも特にＩＧＢＴは、ゲート制御性が良く且つ伝導度変調効果による低オン電圧が達成できるため、様々な電圧領域で広く使用されている。３３００V以上の耐圧クラスでは、ゲート電極が半導体基板の表面に具備されるプレーナーゲートＩＧＢＴが主に用いられている。一方１７００Ｖ以下の耐圧クラスでは、半導体基板表面に溝（トレンチ）を形成して、その溝内に酸化膜を形成したうえで導電性ポリシリコン等のゲート電極を埋め込んだ、トレンチゲート構造のＩＧＢＴの適用が主流となっている。トレンチゲート構造は、プレーナーゲート構造よりも微細なセル構造にすることができ、かつプレーナーゲート構造で隣接したセル間にできる電流の集中する空間（ＪＦＥＴ領域）がトレンチゲート構造にはないため、オン電圧をより低くすることができる。これは、多数キャリアデバイスであるＭＯＳＦＥＴについても言えることで、特にＭＯＳＦＥＴでは、ｎ+ソース層およびｐボディ層とソース電極のコンタクト部分にトレンチコンタクトを形成することで、より微細化が可能である。例えば図３７に示すように、特許文献４にその構造が開示されている。また、ＩＧＢＴはバイポーラデバイスであり、オン状態のときの導通損失となるオン電圧降下は、その構成成分の大半がドリフト領域での電圧降下である。そのため、キャリアー（電子、ホール）をできるだけドリフト領域に閉じ込める、いわゆるＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ(ＩＥ)効果を強くすることも、低オン電圧につながる。このＩＥ効果を持つ表面構造には、例えば、反転層チャネルの一部を不活性にし、チャネル部近傍のドリフト領域にホールを溜め込む、ＩＥＧＴ構造がある（特許文献１）。他にも、トレンチ側壁に挟まれたシリコンメサ部に、部分的にＰベース層を形成するマイクロセル構造のＩＧＢＴがある（特許文献２）。図４０に、マイクロセル構造ＩＧＢＴの断面図を示す。さらに、表面のＭＯＳゲート構造の技術開発だけでなく、ドリフト層を限界まで薄くする薄ウェハ技術が発展したことで、ＩＧＢＴバルク部分にフィールドストップ層を設けたフィールドストップＩＧＢＴも開発されてきており、シリコンを用いたＩＧＢＴの性能は物理的限界まで近づきつつある。
ＩＧＢＴの場合、素子が短絡した時に、できるだけ非破壊で素子をターンオフできるように、素子の飽和電流を抑制する必要がある。このため、トレンチ側面に形成されるチャネルの密度が低くなるような設計にしなければならない。一方で、トレンチゲート製造の場合、ポリシリコン平坦化（エッチバック）、あるいはソース・エミッタ層とゲート電極間のオーバーラップ量の制御など、プレーナーゲートＩＧＢＴよりも製造工程が複雑になるため、チップコストが高くなるという問題がある。そのため、更に高付加価値で低コストなスイッチングデバイスを提供するために、ＩＧＢＴの性能を維持しながら、より簡素な製造方法とそれに適するデバイス構造の検討も、必要になりつつある。その一例として、特許文献３に、プレーナーゲートとトレンチゲートの双方を具備するＩＧＢＴの構造が開示されている。その代表図を、図３６に示す。また、前述のトレンチコンタクトは、ＩＧＢＴとダイオードを同一のチップ上に配置する逆導通ＩＧＢＴにも使用されている。例えば図３８に示す構造が、特許文献５に開示されている。
以上の各ＩＧＢＴに共通な点は、ソース・エミッタ層のｎ+領域と、ボディ・ベース・コンタクト層のｐ+領域との相対的な位置の精度が、これらの表面パターンを形成するマスク同士の合わせ精度で決まっていることである。そして、これら２つの層の形成には、独立な２枚のマスクが必要である。よって、この２枚のマスクのリソグラフィの精度に、各層の位置関係できまるような短絡耐量・ラッチアップ耐量が依存する。例えば特許文献６に開示されているように、エミッタ部にトレンチコンタクトがあり、かつ前述のｎ+、ｐ+領域を自己整合的に形成する構造がある（図３９）。図３９において、領域４６はゲート電極４８の側壁に自己整合しているが、領域４５は側壁のスペーサに自己整合している（特許文献６の図９）。つまり、フォトリソグラフィを二回実施する必要がある。また領域４５を形成する際、硼素イオンがゲートスタック（ゲート酸化膜、ポリシリコン、あるいは層間絶縁膜を含む、プレーナーゲート部分の複層構造）を貫通しないように、ゲートスタックの厚さを（Ｒｐ＋３σ）以上にする必要がある。但し、Ｒｐは硼素イオンのウェハへの垂直方向の飛程、σはその垂直方向の広がり(Ｓｔｒａｇｇｌｉｎｇ)である。ＭＯＳゲート集積プロセスでは、微細化に伴いゲートスタック厚さは低減するトレンドであるため、領域４５を形成する際のイオン注入エネルギーの上限が限定される。そのために、イオン飛程の横方向広がりにより、閾値が高くなってしまう場合がある。特許文献６ではゲート側壁のスペーサでイオンの横広がりをオフセットさせている。
このように独立な二枚のマスクを用いれば、必ず前記したようなマスク間の合わせずれが生じる。ｎ+エミッタ層とｐ+コンタクト層、あるいはｐベース層の間にアライメントずれが生じると、例えば異なる単位セルの間でゲート閾値のばらつきが生じたり、局所的にラッチアップが発生しやすい部分ができる。異なる単位セルの間でゲート閾値のばらつきが生じたり、局所的にラッチアップが発生しやすい部分ができると、ターンオフ時や短絡時に電流集中が起きて、耐量が低下する。
また、マスク合わせのずれを吸収するために設計マージンを大きくとると、トレンチピッチが大きくなり、前述のＩＥ効果が弱まれる。また、独立な二枚のマスク分だけ、工程数が多くなり、工数増加によるコストアップ、あるいはハンドリングミスの発生割合の増加につながる。
また、マスク合わせのずれを吸収するために設計マージンを大きくとると、トレンチピッチが大きくなり、前述のＩＥ効果が弱まれる。また、独立な二枚のマスク分だけ、工程数が多くなり、工数増加によるコストアップ、あるいはハンドリングミスの発生割合の増加につながる。
一方で、ディスクリートＩＧＢＴの場合、閾値自体が3〜6Vに設定されるため、パワーＩＣにおけるＩＧＢＴの閾値より高く、前述イオンの横広がりによる影響度自体が低下される傾向にある。またプロセスもＬＳＩプロセスほど微細化されていないため、ゲートスタックを厚く設定することと、硼素イオン注入のエネルギーを高くすることで、ゲートスペーサを無くし、一回のフォトリソグラフィ（同一のフォトマスク）でｎ+エミッタ層とｐ+コンタクト層を形成できる可能性がある。
本発明は以上の事情を鑑みてなされるもので、フォトマスク数を減らした簡素なプロセスにすることができたり、あるいは各種耐量が高く、あるいはオン電圧の低いＩＧＢＴの製造方法を提供する。
本発明は以上の事情を鑑みてなされるもので、フォトマスク数を減らした簡素なプロセスにすることができたり、あるいは各種耐量が高く、あるいはオン電圧の低いＩＧＢＴの製造方法を提供する。
前記の目的を達成するため、本発明では、半導体基板に少なくとも第１と第２のトレンチを形成し、該第１と第２のトレンチを跨ぎ、更に第１と第２のトレンチの各外側の側壁から半導体基板の表面へ延びる絶縁膜と該絶縁膜上のプレーナーゲートとトレンチゲートからなるゲート構造を形成し、前記ゲート構造をマスクにして第１導電型エミッタ層と第２導電型コンタクト層を自己整合で形成する。
自己整合で形成した第１導電型エミッタ層と第２導電型コンタクト層にトレンチコンタクトを形成するとよい。
さらに、ｐ+コンタクト層形成のために注入されたボロンイオンの活性化の手段が、熱拡散であり、前記ｐ+コンタクト層が、前記第１と第２のトレンチの一方の外側の側壁から離間するように拡散させる工程であるとよい。
自己整合で形成した第１導電型エミッタ層と第２導電型コンタクト層にトレンチコンタクトを形成するとよい。
さらに、ｐ+コンタクト層形成のために注入されたボロンイオンの活性化の手段が、熱拡散であり、前記ｐ+コンタクト層が、前記第１と第２のトレンチの一方の外側の側壁から離間するように拡散させる工程であるとよい。
本発明によれば、ｎ+エミッタ層とｐ+コンタクト層を自己整合とし、この２層とエミッタ電極とのコンタクト部分をトレンチコンタクトとすれば、この２層の形成に必要なマスクは１枚のみとなり、マスク数を削減することができる。この削減の結果、関連する工程であるレジストの塗布、露光、現像、検査、レジストの除去等の詳細な工程郡が少なくなるので、トータルの工程数も減らすことができ、チップ単価といった製造コストを下げることが可能となる。
また、自己整合とすることで、マスク間の合わせ誤差を低減できる。その結果、各種耐量が向上し、あるいはオン電圧の低減が可能となる。
また、自己整合とすることで、マスク間の合わせ誤差を低減できる。その結果、各種耐量が向上し、あるいはオン電圧の低減が可能となる。
発明の実施の形態を以下の実施例で説明する。
図１から図１４を用いて、本発明の第一の実施例の製造方法を説明する。図１から図１４は本発明の第一の実施例の各工程における半導体装置の要部断面図である。
ｎ-ドリフト層１となるｎ型のフロートゾーン（ＦＺ）シリコンウェハーの第一の主面（以下、単に表面と呼ぶ）に、ＬＯＣＯＳ酸化により分離用酸化膜２を選択的に形成する。シリコンウェハーは、他にもＣＺ，ＭＣＺ，あるいはエピタキシャル成長したウェハーでもかまわない。（図１）。
次に前記表面にトレンチエッチングマスク用の酸化膜を堆積し、フォトリソグラフィを実施してフォトレジスト３０をパターンニングする（図２）。
つづいてフォトレジストを除去して酸化膜異方性エッチングを行い、トレンチエッチング用酸化膜マスクを形成する（図３）。
ｎ-ドリフト層１となるｎ型のフロートゾーン（ＦＺ）シリコンウェハーの第一の主面（以下、単に表面と呼ぶ）に、ＬＯＣＯＳ酸化により分離用酸化膜２を選択的に形成する。シリコンウェハーは、他にもＣＺ，ＭＣＺ，あるいはエピタキシャル成長したウェハーでもかまわない。（図１）。
次に前記表面にトレンチエッチングマスク用の酸化膜を堆積し、フォトリソグラフィを実施してフォトレジスト３０をパターンニングする（図２）。
つづいてフォトレジストを除去して酸化膜異方性エッチングを行い、トレンチエッチング用酸化膜マスクを形成する（図３）。
シリコン異方性エッチングを実施し、シリコントレンチを形成する。その深さはデバイスの設計にもよるが、例えば４〜７μｍ、本実施例では５μｍとする。洗浄を行ってから、犠牲酸化と酸化膜エッチングおよび洗浄を行う。あるいは等方性ケミカルドライエッチング（Ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎｇ、ＣＤＥ）と洗浄にて、トレンチエッチングダメージを除去してもよい（図４）。
その後ゲート酸化膜３を、熱酸化あるいは堆積、あるいはこれらの組み合わせにて形成する。その厚さは、デバイス設計にもよるが、例えば１００ｎｍとする。ドープされたポリシリコン４を、トレンチ内部が完全に充填されるように堆積し、フォトリソグラフィを実施してフォトレジスト３０をパターンニングする（図５）。
異方性エッチングでポリシリコンをエッチングして、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。次にフォトリソグラフィを実施してから、硼素イオン注入を行う。イオン注入の条件はデバイス設計に依存するが、例えば１００ｋｅＶ、２．５×１０13／ｃｍ2とする。続いてフォトレジストを除去し、ウェハーを洗浄する（図６）。
その後ゲート酸化膜３を、熱酸化あるいは堆積、あるいはこれらの組み合わせにて形成する。その厚さは、デバイス設計にもよるが、例えば１００ｎｍとする。ドープされたポリシリコン４を、トレンチ内部が完全に充填されるように堆積し、フォトリソグラフィを実施してフォトレジスト３０をパターンニングする（図５）。
異方性エッチングでポリシリコンをエッチングして、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。次にフォトリソグラフィを実施してから、硼素イオン注入を行う。イオン注入の条件はデバイス設計に依存するが、例えば１００ｋｅＶ、２．５×１０13／ｃｍ2とする。続いてフォトレジストを除去し、ウェハーを洗浄する（図６）。
洗浄後は、非活性雰囲気で拡散を実施し、ｐベース層５を形成する。その拡散条件は、例えば１０５０℃、１８０分とする。フォトリソグラフィを実施し、フォトレジスト３０とドープされたポリシリコン４をマスクにして、ポリシリコン４の端部側壁に自己整合するように砒素イオンを注入する。その条件は、例えば１２０ｋｅＶ、４×１０15〜５×１０15／ｃｍ2とする。続いて、硼素イオン注入を実施し、その条件は、例えば１５０ｅＶ、２×１０15〜３×１０15／ｃｍ2とする（図７）。
以上のイオン注入と拡散で、深さ０．２〜０．３μｍ、表面濃度1〜２×１０20／ｃｍ3のｎ+エミッタ層６、深さ約０．５μｍでピーク濃度３〜４×１０19／ｃｍ3のｐ+コンタクト層７、および最長ジャンクション深さ２．０５μｍのｐベース層５が形成される。そして、フォトレジストを除去する（図８）。
以上のイオン注入と拡散で、深さ０．２〜０．３μｍ、表面濃度1〜２×１０20／ｃｍ3のｎ+エミッタ層６、深さ約０．５μｍでピーク濃度３〜４×１０19／ｃｍ3のｐ+コンタクト層７、および最長ジャンクション深さ２．０５μｍのｐベース層５が形成される。そして、フォトレジストを除去する（図８）。
次にウェハーの表面全面に、層間絶縁膜８を堆積する。層間絶縁膜８は、例えば高温ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜（ＨＴＯ）と、ＢＰＳＧ膜の複合膜にする。それぞれの厚さは、例えばＨＴＯを２００ｎｍ厚、ＢＰＳＧを８００ｎｍ厚とする。ＢＰＳＧ膜をリフローする際、炉のスタート温度を６００℃にして、それから９５０℃まで昇温して実施する。すなわち、相対的に低い温度（例えば５００〜６００℃）から昇温する際の時間や温度変化率、およびＨＴＯ膜の成膜条件（例えば温度が６００〜７００℃）などにより、ｎ+エミッタ層６とｐ+コンタクト層７をイオン注入で形成するときに導入された格子欠陥を減少させて、格子欠陥による硼素の異常拡散を抑制し、トレンチ側壁部分のｐ型濃度分布に対するｐ+コンタクト層７の影響を小さくする（図９）。
次にフォトリソグラフィを実施し、異方性エッチングによって層間絶縁膜８の一部を開口し、コンタクトエッチングをする（図１０）。
続いてフォトレジストを除去してウェハーを洗浄し、層間絶縁膜８をマスクとして、異方性エッチングでｎ+エミッタ層を貫通して、ｐ+コンタクト層の中に到達するようにトレンチコンタクトを形成する。その深さは、例えば０．５μｍとする。そこでウェハーを洗浄する（図１１）。
ウェハーの表面にバックグラインドテープ３５を貼り、裏面（第二の主面）をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で研削し、ウェハーを薄くする。研削後のウェハーの厚さは、例えば１２０μｍとする。続いて裏面にｎフィールドストップ層９を形成するために、ｎ型を示すイオン（例えばリンやセレン、プロトンなど）を注入する。さらにｐコレクタ層１０を形成するために硼素イオンを注入する。表面の前記バックグラインドテープをはがして、熱ドライブまたはレーザーアニールで、ｎフィールドストップ層９とｐコレクタ層１０を活性化させる。以上の手順により、裏面電極からの深さ０．２μｍにおけるピーク濃度が３×１０17／ｃｍ3で、ｐｎ接合深さＸｊが０．８〜０．９μｍのｐコレクタ層１０と、厚さ６μｍで、深さＸｊ付近におけるピーク濃度が２．２×１０15／ｃｍ3のｎフィールドストップ層９が形成される。（図１２）。
続いてフォトレジストを除去してウェハーを洗浄し、層間絶縁膜８をマスクとして、異方性エッチングでｎ+エミッタ層を貫通して、ｐ+コンタクト層の中に到達するようにトレンチコンタクトを形成する。その深さは、例えば０．５μｍとする。そこでウェハーを洗浄する（図１１）。
ウェハーの表面にバックグラインドテープ３５を貼り、裏面（第二の主面）をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で研削し、ウェハーを薄くする。研削後のウェハーの厚さは、例えば１２０μｍとする。続いて裏面にｎフィールドストップ層９を形成するために、ｎ型を示すイオン（例えばリンやセレン、プロトンなど）を注入する。さらにｐコレクタ層１０を形成するために硼素イオンを注入する。表面の前記バックグラインドテープをはがして、熱ドライブまたはレーザーアニールで、ｎフィールドストップ層９とｐコレクタ層１０を活性化させる。以上の手順により、裏面電極からの深さ０．２μｍにおけるピーク濃度が３×１０17／ｃｍ3で、ｐｎ接合深さＸｊが０．８〜０．９μｍのｐコレクタ層１０と、厚さ６μｍで、深さＸｊ付近におけるピーク濃度が２．２×１０15／ｃｍ3のｎフィールドストップ層９が形成される。（図１２）。
ウェハーを洗浄して、ウェットエッチングでトレンチコンタクトの底面と側面の自然酸化膜を除去してから、表面にバリアメタル（例えばＴｉ／ＴｉＮの複層構造で厚さがそれぞれ１００ｎｍ／５０ｎｍ）をスパッタリングし、続いて厚さ４〜６μｍのＡｌ−Ｓｉ電極材をスパッタリングする。または必要に応じて、バリアメタルを形成した後にタングステンＣＶＤ膜を堆積して、エッチバックまたはＣＭＰでコンタクトホールにタングステンプラグを形成してから、Ａｌ−Ｓｉ電極材をスパッタリングする。スパッタリングした電極材にフォトリソグラフィと異方性エッチングを実施して、エミッタ電極１１とゲート電極１２を形成する。ウェハー表面に絶縁酸化膜か、またはポリイミドでパシベーション膜１３を成膜し、フォトリソグラフィとエッチング工程を経て、エミッタ電極１１とゲート電極４のパッド領域を形成する（図１３）。
最後にウェハー裏面にＡｌ−Ｓｉをスパッタリングし、さらにボンディング特性あるいは半田特性を改善するために、Ｔｉ，Ｎｉ，Ａｕ等を蒸着もしくはスパッタリングで積層して、コレクタ電極１４を形成する（図１４）。
以上のような工程にすることで、プレーナーゲート部分の一部にトレンチゲート部分を形成し、プレーナーゲート部分の端部に自己整合させて、ｎ+エミッタ層６とｐ+コンタクト層７を同一のマスクで形成することができる。その結果、この２層の形成に必要なマスクは１枚のみとなり、マスク数を削減することができる。また、関連する工程であるレジストの塗布、露光、現像、検査、レジストの除去等の詳細な工程郡が少なくなるので、トータルの工程数も減らすことができ、チップ単価といった製造コストを下げることが可能となる。さらに、自己整合とすることで、マスク間の合わせ誤差がなくなることから、プレーナーゲートもしくはトレンチゲート側壁における、ゲート閾値を決定するポイントのずれが解消される。その結果、閾値が安定し、ラッチアップ現象も生じ難くなる。また、飽和電流密度のばらつきも低減でき、短絡耐量が安定かつ向上させることができる。また、メサ部分の幅もさらに縮小できるので、トレンチピッチ（セルピッチ）を小さくし、オン電圧の低減、またはチップサイズシュリンクも可能となる。
以上のような工程にすることで、プレーナーゲート部分の一部にトレンチゲート部分を形成し、プレーナーゲート部分の端部に自己整合させて、ｎ+エミッタ層６とｐ+コンタクト層７を同一のマスクで形成することができる。その結果、この２層の形成に必要なマスクは１枚のみとなり、マスク数を削減することができる。また、関連する工程であるレジストの塗布、露光、現像、検査、レジストの除去等の詳細な工程郡が少なくなるので、トータルの工程数も減らすことができ、チップ単価といった製造コストを下げることが可能となる。さらに、自己整合とすることで、マスク間の合わせ誤差がなくなることから、プレーナーゲートもしくはトレンチゲート側壁における、ゲート閾値を決定するポイントのずれが解消される。その結果、閾値が安定し、ラッチアップ現象も生じ難くなる。また、飽和電流密度のばらつきも低減でき、短絡耐量が安定かつ向上させることができる。また、メサ部分の幅もさらに縮小できるので、トレンチピッチ（セルピッチ）を小さくし、オン電圧の低減、またはチップサイズシュリンクも可能となる。
本発明の半導体装置では、ゲート閾値の制御において、前述のプレーナーゲートの端部と、トレンチゲートの側壁の間の長さＬgate1が重要なパラメータとなる。図１５に、Ｌgate1の場所を示している。図１５は、第１の実施例の半導体装置の要部断面図である。図１５において、ゲート電極１２は、第１主面（表面）に平行なプレーナーゲート部分と、第１主面に垂直なトレンチゲート部分の２つの部分からなる構成となっている。エミッタ電極１１のコンタクト部分は、ゲート電極１２とは異なるトレンチコンタクトを形成し、前記トレンチコンタクトの底部がｎ+エミッタ層６を貫通してｐ+コンタクト層７の一部に到達するようになっている。この第２のトレンチの底面と側面で、ｎ+エミッタ層６とｐ+コンタクト層７をエミッタ電極１１と短絡させる。
なお、ポリシリコンまたはポリシリコンとゲート酸化膜３との複合で形成したゲートスタックの厚さを厚くすることが重要である。ゲートスタックの厚さを厚くすることで、ｐ+コンタクト層７を形成するための硼素イオン注入の加速エネルギーを高くする場合に、第１主面側から注入された硼素イオンが前記ゲートスタックを貫通させないようにできる。さらに、前記ｐ+コンタクト層７のイオン注入にて注入された硼素イオンの横方向の広がりが、ゲート閾値を決定しているｐベース層５の横方向の広がりに影響を与えないようにする必要がある。一例として、ｐ+コンタクト層を形成する硼素のイオン注入の加速エネルギーを１５０ｋｅＶとする場合は、前記ゲートスタックの厚さを０．８μｍか、またはそれ以上の厚さとする。
なお、ポリシリコンまたはポリシリコンとゲート酸化膜３との複合で形成したゲートスタックの厚さを厚くすることが重要である。ゲートスタックの厚さを厚くすることで、ｐ+コンタクト層７を形成するための硼素イオン注入の加速エネルギーを高くする場合に、第１主面側から注入された硼素イオンが前記ゲートスタックを貫通させないようにできる。さらに、前記ｐ+コンタクト層７のイオン注入にて注入された硼素イオンの横方向の広がりが、ゲート閾値を決定しているｐベース層５の横方向の広がりに影響を与えないようにする必要がある。一例として、ｐ+コンタクト層を形成する硼素のイオン注入の加速エネルギーを１５０ｋｅＶとする場合は、前記ゲートスタックの厚さを０．８μｍか、またはそれ以上の厚さとする。
また、ｐ+コンタクト層７がゲート閾値に影響を与えない方法として、ｐ+コンタクト層７を形成するために注入された硼素イオンが、ゲートトレンチの側壁におけるｐベース層５の濃度を支配しないように、ゲート電極のプレーナーゲート部分の長さＬgate1を調整する方法もある。すなわちＬgate1の長さを長くして、ｐ+コンタクト層７の横方向拡散部分がゲートトレンチの側壁から離間するように形成することで、ｐ+コンタクト層７を形成する硼素イオン注入のドーズ量を高く設定できる。このドーズ量を高くすれば、ｐ+コンタクト層とｐベース層を合わせたガンメル数(Ｇｕｍｍｅｌ ｎｕｍｂｅｒ、ｐ+コンタクト層とｐベース層合わせた硼素の深さ方向の積分値)を高くできる。よって、ｐベース層５の拡散深さを浅くしても、空乏層のエミッタ電極１１へのパンチスルーが生じ難くなる。また、ｎ+エミッタ層、ｐ+コンタクト層７およびｐベース層５と、ｎ-ドリフト層１とで形成するＮＰＮトランジスタの効率を低くすることもできる。その結果、前記ＮＰＮトランジスタと、ｐコレクタ層１０、ｎフィールドストップ層およびｎ-ドリフト層１と、ｐ+コンタクト層７およびｐベース層５とで形成するＰＮＰトランジスタで構成する寄生サイリスタが動作し難くなるため、本発明のＩＧＢＴは高いラッチアップ耐量をもつことができる。ひいては、短絡耐量も高くすることができる。さらにｐベース層５の拡散深さを浅くすることができるため、前記ｐベース層５の底部とトレンチゲート部分の底部との間の距離が長くなることから、前述のＩＥ効果も強くすることが可能となる。
また、図１５において、長さＬgate1は、ｐ+コンタクト層７のイオン注入の横方向ストラグリングと、熱拡散により若干拡散した長さよりも長くしないとならない。すなわち、ゲート閾値は、プレーナーゲートあるいはトレンチゲート表層に形成されるチャネル部分のｐベース層５の最大濃度によって決まる。よってこの長さＬgate1を長くすることで、ｐ+コンタクト層７が前記ｐベース層５の最大濃度の部分に影響を与えないようにする必要がある。図１６に、プロセス・デバイスシミュレーションによる、本実施例１の素子のゲート閾値とＬgate1の関係を示す。ｐベース層５を形成する熱処理条件を、１１００℃で２２０分と、１０５０℃で１８０分の２種類とする。ｐ+コンタクト層を形成するための硼素のイオン注入条件は、１５０ｋｅＶ、３×１０15／ｃｍ2である。この図１６から、いずれの熱処理条件においても、Ｌgate1が０．４μｍ以上であれば、ゲート閾値は約５．０Ｖで安定していることがわかる。つまり、ｐ+コンタクト層の硼素の横方向ストラグリングの影響が及ばなくなっている。さらに工程の安定度を考慮すると、余裕を見て、Ｌgate1は０．５μｍ以上が望ましい。
さらに図１７に、ゲート閾値の、ｐ+コンタクト層７を形成するための硼素イオン注入の加速エネルギーの依存性を示す。ここで、ｐベース層５の熱処理条件は、１０５０℃で１８０分である。さらに右軸に、コレクタ・エミッタ間電圧ＶCEが２．０Ｖ，ゲート電圧ＶGEが１５Ｖのときの、単位ゲート幅当りのコレクタ電流の電流能力についても示す。ｐ+コンタクト層７のイオン注入のドーズ量は、２×１０15、３×１０15／ｃｍ2の２種類とする。この図１７から、前記ドーズ量がいずれの場合も、イオン注入の加速エネルギーが１５０ｋｅＶ以上であれば、ゲート閾値が安定し、ＩＧＢＴの動作に好ましい５Ｖ程度の値がえられることがわかる。また、コレクタ電流の電流能力についても、加速エネルギーが１５０ｋｅＶ以上であれば、ほぼ最大値を示すことがわかる。硼素の加速エネルギーが１５０ｋｅＶの場合、ウェハーの垂直方向での硼素の分布は、飛程Ｒｐが４５２ｎｍ、ストラグリング△Ｒｐが１０４．７ｎｍであるから、ほぼ Ｒｐ＋３×△Ｒｐ＝４５２
．０＋３×１０４．７≒７６６ｎｍである。したがってポリシリコンゲートスタックまたはポリシリコンと酸化膜の複合ゲートスタックの厚さは、８００ｎｍ以上であることが望ましい。
．０＋３×１０４．７≒７６６ｎｍである。したがってポリシリコンゲートスタックまたはポリシリコンと酸化膜の複合ゲートスタックの厚さは、８００ｎｍ以上であることが望ましい。
前記の電流能力とは、オン状態のときに、あるＶCEで流すことができるコレクタ電流のことであり、低いオン電圧降下で高い電流を流すことができること、すなわち低損失な特性であることを示す。この値が大きいほど、電流能力があると言える。また、電流能力が高ければ、素子の面積をある程度小さくできるから、その結果コストの低減も可能となる。この電流能力は、トレンチピッチが小さくなるほど、高くすることができる。例えば、図４１に示す従来のＩＧＢＴについて、０．６μｍルールの製造プロセスとする場合、ｎ+エミッタ層６とｐ+コンタクト層７の間の位置関係の精度は、マスク合わせの相互の誤差の幅以上になる。そのため、余裕度を考慮すれば、各部分の寸法は図４１中に示す値になり、したがってトレンチ間のピッチは５．０μｍになる。一方本発明の実施例１（図１５）の場合、各部分の寸法は図１５中に示す値になるため、トレンチ間のピッチは４．０μｍとなり、従来のＩＧＢＴよりも１．０μｍ狭くすることができる。つまり、ｎ+エミッタ層６とｐ+コンタクト層が自己整合し、エミッタ電極１１が垂直方向で前記２つの領域と接触しているため、マスク合わせずれなどの不確定要素を除去することができたからである。このようなトレンチ間のピッチ短縮が、電流能力の向上につながる。本発明の実施例１における電流能力とチャネル長の関係（二次元デバイスシミュレーションの値）を図１８に示す。ここで電流能力は、ＶGE＝１５Ｖ,、ＶCE＝２．０Ｖにおけるコレクタ電流であり、図の左軸では、前述の図４１に示す従来例での電流能力値で規格化してある。以下、本発明のデバイスを、便宜的にＰＴＧ（Ｐａｒｔｉａｌ ｔｒｅｎｃｈ ｇａｔｅ）−ＩＧＢＴと呼ぶ。各デバイスのオフ時の耐圧は図の右軸に示す。凡例における"Ｒｅｆ"とは図４１のデバイスの特性のことを示し、このときのチャネル長さは、トレンチ側壁におけるｎ+エミッタ層６の底部からｐベース層５を通ってｎドリフト層１に達するまでの距離を指す。一方図１５のＰＴＧ−ＩＧＢＴのチャネル長さは、ポリシリコンゲート１２のうちプレーナー部分のウェハ表面（＝ｐベース層５の表面）に形成される部分と、トレンチ側壁に形成される部分とを合わせた値である。本発明のＰＴＧ−ＩＧＢＴは、チャネル長さが２．８μｍよりも短い場合、従来例よりも電流能力が２０％以上高くなっている。これは、トレンチ間ピッチの短縮及びトレンチゲート部分のゲート長（チャネル長さ）の短縮により、ｎドリフト層１へのトレンチゲートの突き出し部分が長くなることで、ＩＥ効果が増強できたためである。
図１９は、コレクタ・エミッタ間電圧と、単位ゲート幅あたりのコレクタ電流密度の関係を示した図である。この図は、ＦＢＳＯＡ（Ｆｏｒｗａｒｄ ｂｉａｓｅｄ ｓａｆｅ ｏｐｅｒａｔｉｎｇ ａｒｅａ）を示す。ゲート電圧が１５Ｖ、温度が３９８Ｋである。ラッチアップ耐量が小さいと、この波形において、高いＶCE電圧（例えば２００Ｖ〜１０００Ｖくらい）で電流値が飽和せず、負性抵抗を示してしまう。本発明のＰＴＧ−ＩＧＢＴは、ｐ+コンタクト層７の濃度を高くでき、しかもｎ+エミッタ層６と自己整合で形成できるので、ラッチアップ耐量が高くでき、したがって従来例と同等以上の広いＦＢＳＯＡを示すことがわかる。特にｐベース層の深さを浅くした短チャネルの場合でも、ラッチアップせずに広いＦＢＳＯＡを保持している。
前述のような高電圧ＶCEにおけるコレクタ電流の飽和電流密度は、ＩＧＢＴの短絡耐量を決めるので、その低減は短絡耐量を向上させるために必要な事項である。しかし飽和電流密度の低減は、素子のオン電圧の増加にもつながるため、両者はトレードオフの関係にある。このトレードオフ特性について、本発明のＰＴＧ−ＩＧＢＴは改善できることがわかった。以下にその詳細を記述する。
前述のような高電圧ＶCEにおけるコレクタ電流の飽和電流密度は、ＩＧＢＴの短絡耐量を決めるので、その低減は短絡耐量を向上させるために必要な事項である。しかし飽和電流密度の低減は、素子のオン電圧の増加にもつながるため、両者はトレードオフの関係にある。このトレードオフ特性について、本発明のＰＴＧ−ＩＧＢＴは改善できることがわかった。以下にその詳細を記述する。
まず図２０に、前述の従来例（リファレンス）と、本発明のＰＴＧ−ＩＧＢＴでチャネル長さが２．０１μｍ（長チャネル）と１．４７μｍ（短チャネル）の２種類における、単位ゲート幅あたりの飽和電流密度を示す。縦軸は、従来例の値で規格化している。また、前述のチャネル長さは、図１８の横軸とも対応している。図２０から、ＰＴＧ−ＩＧＢＴの飽和電流密度は、長チャネルで１．３１倍、短チャネルで１．６１倍になっている。したがって、短絡耐量を高くするために、オン電圧を犠牲にしない範囲で飽和電流密度を下げていく必要がある。
ＩＧＢＴの短絡耐量は、半導体装置自体の耐量（つまりラッチアップ耐量）の他、電気的損失による発熱にも左右される。回路が短絡するとき、ＩＧＢＴデバイス内部では、コレクタ・エミッタ間電圧と飽和電流（密度）の積で表される損失が発生し、その熱散逸の特性時間はマイクロ秒のオーダーである。しかしながら半導体装置を収納するケースから外部への放熱の特性時間は一般にミリ秒のオーダーであるため、短絡時に発生した熱は瞬時にデバイス内部に閉じ込められる。そのため、半導体装置内部で熱降伏（破壊）が発生する。したがって、半導体装置の短絡耐量は、前述のように最大許容電流密度（つまり飽和電流密度の大小）により決定される。一方で、仮にケースからの放熱の特性時間がマイクロ秒のオーダーにすることができる場合には、ＩＧＢＴの短絡耐量は飽和電流密度ではなく、放熱の仕方に依存する。したがって、個々の状況に応じて、半導体装置の短絡耐量とオン電圧の関係、さらにはチップサイズとの関係を把握する必要がある。以下、場合分けをして考察する。
ＩＧＢＴの短絡耐量は、半導体装置自体の耐量（つまりラッチアップ耐量）の他、電気的損失による発熱にも左右される。回路が短絡するとき、ＩＧＢＴデバイス内部では、コレクタ・エミッタ間電圧と飽和電流（密度）の積で表される損失が発生し、その熱散逸の特性時間はマイクロ秒のオーダーである。しかしながら半導体装置を収納するケースから外部への放熱の特性時間は一般にミリ秒のオーダーであるため、短絡時に発生した熱は瞬時にデバイス内部に閉じ込められる。そのため、半導体装置内部で熱降伏（破壊）が発生する。したがって、半導体装置の短絡耐量は、前述のように最大許容電流密度（つまり飽和電流密度の大小）により決定される。一方で、仮にケースからの放熱の特性時間がマイクロ秒のオーダーにすることができる場合には、ＩＧＢＴの短絡耐量は飽和電流密度ではなく、放熱の仕方に依存する。したがって、個々の状況に応じて、半導体装置の短絡耐量とオン電圧の関係、さらにはチップサイズとの関係を把握する必要がある。以下、場合分けをして考察する。
（１）短絡耐量が飽和電流密度に律速されている場合
（２）短絡耐量が飽和電流密度に律速されていない場合
（２．１）保証動作温度がケースの放熱能力に律速している場合
（２．２）保証動作温度がケースの放熱能力に律速されていない場合
（１）短絡耐量が飽和電流密度に律速されている場合
従来例のＩＧＢＴとＰＴＧ−ＩＧＢＴが同等の短絡耐量を確保するためには、ＰＴＧ−ＩＧＢＴと従来のＩＧＢＴとが同じ短絡（飽和）電流密度を持つ必要がある。しかしながら前記の図２０のように、ＰＴＧ−ＩＧＢＴの飽和電流密度は従来例よりも高くなっている。そこで、図２１に示すように、トレンチ部分を挟んでエミッタコンタクトが形成されている部分とは反対側のメサ部分において、ゲート酸化膜３よりも厚さの厚い分離用酸化膜２の領域を形成して、その長さ△Ｌを長くすれば、デバイス活性領域におけるチャネ
ル幅（総チャネル長ともいう。チャネル長さではない）、あるいはチャネル密度を小さくできるので、オン電圧をある程度維持した上で、飽和電流密度を下げることができる。表１に、前記の方法で飽和電流を調整（スケーリング）して一定にそろえたときの、デバイス構造と電気的特性のスケーリング結果を示す（二次元シミュレーション値）。
（２）短絡耐量が飽和電流密度に律速されていない場合
（２．１）保証動作温度がケースの放熱能力に律速している場合
（２．２）保証動作温度がケースの放熱能力に律速されていない場合
（１）短絡耐量が飽和電流密度に律速されている場合
従来例のＩＧＢＴとＰＴＧ−ＩＧＢＴが同等の短絡耐量を確保するためには、ＰＴＧ−ＩＧＢＴと従来のＩＧＢＴとが同じ短絡（飽和）電流密度を持つ必要がある。しかしながら前記の図２０のように、ＰＴＧ−ＩＧＢＴの飽和電流密度は従来例よりも高くなっている。そこで、図２１に示すように、トレンチ部分を挟んでエミッタコンタクトが形成されている部分とは反対側のメサ部分において、ゲート酸化膜３よりも厚さの厚い分離用酸化膜２の領域を形成して、その長さ△Ｌを長くすれば、デバイス活性領域におけるチャネ
ル幅（総チャネル長ともいう。チャネル長さではない）、あるいはチャネル密度を小さくできるので、オン電圧をある程度維持した上で、飽和電流密度を下げることができる。表１に、前記の方法で飽和電流を調整（スケーリング）して一定にそろえたときの、デバイス構造と電気的特性のスケーリング結果を示す（二次元シミュレーション値）。
前記の調整後、ＰＴＧ−ＩＧＢＴは、ゲート幅にほぼ依存しない面飽和電流密度を持つようになる。トレンチピッチ調整後の三つのデバイスの単位ゲート幅あたりの電流密度のＩ−Ｖカーブは、図２２−１に示すようになる。
さらに、比較する三つのＩＧＢＴのオン電圧を１．７５Ｖと固定して、再度スケーリングを行うと、各デバイスのトレンチピッチ、単位ゲート幅あたりの電流密度（二次元シミュレーション値）、デバイス面積は、表２のようになる。
さらに、比較する三つのＩＧＢＴのオン電圧を１．７５Ｖと固定して、再度スケーリングを行うと、各デバイスのトレンチピッチ、単位ゲート幅あたりの電流密度（二次元シミュレーション値）、デバイス面積は、表２のようになる。
すなわち、前記スケーリングの結果、ＰＴＧ−ＩＧＢＴは、デバイス面積を従来例よりも約２０％縮小することができる。ただしこの時、チップのオン状態の電流密度は従来デバイスより２０％増加することになる。したがって、スケーリングの前後で素子の温度増加を同じようにするには、ケースからの放熱抵抗を約２０％減らす必要がある。例えば、従来のパッケージケースが１５０Ａ／ｃｍ2に対応した設計である場合、スケーリング後のＰＴＧ−ＩＧＢＴを搭載するには、動作電流密度が２０％増えた１８０Ａ／ｃｍ2に対応できるケースの設計に変更することが必要である。
スケーリングした後のＰＴＧ−ＩＧＢＴと従来例について、定格電流を１５０Ａとしたときの、ターンオフ損失（Ｅoff）とオン電圧（Ｖon）のトレードオフ関係（二次元シミュレーション値）を、図２２−２に示す。従来例のＩＧＢＴとＰＴＧ−ＩＧＢＴの長チャネルデバイスは、ほぼ同じトレードオフ関係を有している。一方で、Ｖｏｎ＝１．７５Ｖの場合をみると、短チャネルのＰＴＧ−ＩＧＢＴは、Ｅoffが従来例よりも１２％大きくなっている。
スケーリングした後のＰＴＧ−ＩＧＢＴと従来例について、定格電流を１５０Ａとしたときの、ターンオフ損失（Ｅoff）とオン電圧（Ｖon）のトレードオフ関係（二次元シミュレーション値）を、図２２−２に示す。従来例のＩＧＢＴとＰＴＧ−ＩＧＢＴの長チャネルデバイスは、ほぼ同じトレードオフ関係を有している。一方で、Ｖｏｎ＝１．７５Ｖの場合をみると、短チャネルのＰＴＧ−ＩＧＢＴは、Ｅoffが従来例よりも１２％大きくなっている。
以上は、図１５のデバイス構造が紙面の垂直方向で一様に分布すると仮定した、二次元構造のトレンチピッチに関するスケーリングを行った例である。これを、トレンチピッチを一定にして、紙面の垂直方向で連続したｐベース層５について、このｐベース層５とｎドリフト層１（の表面露出部）との周期構造とし、ｐベース層５とｎドリフト層１（の表面露出部）の面積比を調整するスケーリングとしてもよい。またさらに前述の二つの調整方法を組み合わせたスケーリングとしてもよい。また特許文献２のように、ウェハ表面でトレンチと直交する方向で、ｐベース層５の存在する場所の断面が図１５のようになり、紙面の垂直方向で表面のｐベース層５とｎ-ドリフト層１とを周期構造にし、それらの面積比を調整してもよい。
（２）短絡耐量が飽和電流密度に律速されていない場合
（２．１）保証動作温度がケースの放熱能力に律速している場合
ケースからの放熱の特性時間が半導体素子の熱散逸の特性時間よりも十分長い場合は、保証動作温度がケースの放熱能力に律速される。このような場合、素子のスケーリングを行うときには、素子の放熱面密度を一定にする必要がある。それには、ＰＴＧ−ＩＧＢＴの活性面積を従来のＩＧＢＴと同じであるとし、所定の動作電流密度（例えば１５０Ａ／ｃｍ2）でのオン電圧を求め、ＰＴＧ−ＩＧＢＴの面積をオン電圧に比例してスケーリングすれば良い。定格電流を１５０Ａとする従来例のＩＧＢＴの１２５℃におけるオン電圧を１．７５Ｖと設定したときの、ＰＴＧ−ＩＧＢＴの構造パラメータおよび電気的特性のスケーリング結果を、表３で示す。
（２）短絡耐量が飽和電流密度に律速されていない場合
（２．１）保証動作温度がケースの放熱能力に律速している場合
ケースからの放熱の特性時間が半導体素子の熱散逸の特性時間よりも十分長い場合は、保証動作温度がケースの放熱能力に律速される。このような場合、素子のスケーリングを行うときには、素子の放熱面密度を一定にする必要がある。それには、ＰＴＧ−ＩＧＢＴの活性面積を従来のＩＧＢＴと同じであるとし、所定の動作電流密度（例えば１５０Ａ／ｃｍ2）でのオン電圧を求め、ＰＴＧ−ＩＧＢＴの面積をオン電圧に比例してスケーリングすれば良い。定格電流を１５０Ａとする従来例のＩＧＢＴの１２５℃におけるオン電圧を１．７５Ｖと設定したときの、ＰＴＧ−ＩＧＢＴの構造パラメータおよび電気的特性のスケーリング結果を、表３で示す。
このスケーリングでは、ＰＴＧ−ＩＧＢＴの活性面積を従来例よりも７．５〜９．４％縮小できる。また、スケーリング前後におけるＥｏｆｆ−オン電圧トレードオフ関係を、それぞれ図２３,２４に示す。スケーリング後、ＰＴＧ−ＩＧＢＴは従来ＩＧＢＴと類似なトレードオフ特性を有していることがわかる。
（２．２）保証動作温度がケースの放熱能力に律速されない場合
ケースからの放熱の特性時間を半導体素子の熱散逸の特性時間と同程度まで小さくできる場合は、保証動作温度がケースの放熱能力に律速されないので、ＰＴＧ−ＩＧＢＴのスケーリングは、動作電流密度に反比例して面積を調整すればよい。定格電流を１５０Ａとする従来例のＩＧＢＴの１２５℃におけるオン電圧を１．７５Ｖと設定し、そのとき動作電流密度を１とする場合の、ＰＴＧ−ＩＧＢＴの構造パラメータおよび電気的特性のスケーリング結果を、表４で示す。
（２．２）保証動作温度がケースの放熱能力に律速されない場合
ケースからの放熱の特性時間を半導体素子の熱散逸の特性時間と同程度まで小さくできる場合は、保証動作温度がケースの放熱能力に律速されないので、ＰＴＧ−ＩＧＢＴのスケーリングは、動作電流密度に反比例して面積を調整すればよい。定格電流を１５０Ａとする従来例のＩＧＢＴの１２５℃におけるオン電圧を１．７５Ｖと設定し、そのとき動作電流密度を１とする場合の、ＰＴＧ−ＩＧＢＴの構造パラメータおよび電気的特性のスケーリング結果を、表４で示す。
すなわちパッケージケースの熱抵抗を従来よりも２０〜３５％低減できれば、ＰＴＧ−ＩＧＢＴの面積を従来例のＩＧＢＴよりも１９．８〜２４．２％、縮小できる。スケーリング後のＰＴＧ−ＩＧＢＴのＥｏｆｆ−オン電圧トレードオフ関係を、図２５に示す。ＰＴＧ−ＩＧＢＴの方が、従来例よりも良好なトレードオフ関係を有している。
図２６は、本発明の第２の実施例の半導体装置の要部断面図である。図１５に示す第１の実施例との構造上の相違点は、表面側のエミッタコンタクトの形成されていないメサ部の一部に、トレンチゲート部に接するようにｐ型の浮遊層１６が形成されていることである。また、同じく第１の実施例の製造方法との相違点は、ｐ浮遊層１６がｐベース層５と同一のイオン注入工程と熱拡散工程で形成され、さらに前記ｐベース層５を形成するイオン注入工程および熱拡散工程が、ゲート酸化膜とゲートポリシリコンを形成する工程の前に実施されることである。なお、分離用ＬＯＣＯＳ酸化膜２は、あっても無くてもよい。以下、この相違点を中心に、製造工程を記述する。
ｎ-ドリフト層１となるｎ-型のＦＺシリコンウエハーの第一の主面に、ＬＯＣＯＳ酸化により分離用酸化膜２を選択的に形成し、フォトリソグラフィを実施しフォトレジストをパターンニングする。その後、ｐベース層５を形成するための硼素イオンを注入する。イオン注入の条件はデバイスの設計にも依存するが、たとえば、１００ｋｅＶ、２．５×１０13／ｃｍ2とする。その後、フォトレジストを除去し、ウエハを洗浄する（図２７）。
ｎ-ドリフト層１となるｎ-型のＦＺシリコンウエハーの第一の主面に、ＬＯＣＯＳ酸化により分離用酸化膜２を選択的に形成し、フォトリソグラフィを実施しフォトレジストをパターンニングする。その後、ｐベース層５を形成するための硼素イオンを注入する。イオン注入の条件はデバイスの設計にも依存するが、たとえば、１００ｋｅＶ、２．５×１０13／ｃｍ2とする。その後、フォトレジストを除去し、ウエハを洗浄する（図２７）。
つづいて、非活性雰囲気で熱拡散を実施し、ｐベース層５を形成する。その熱処理条件は、デバイスの設計にもよるが、たとえば、１０５０℃、１８０分とする（図２８）。
その後、図２〜図５に示す工程を実施する（図２９）。
異方性エッチングでポリシリコンをエッチングし、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。フォトリソグラフィを実施してから、ポリシリコンゲートの側壁に自己整合するように砒素イオン注入を実施する。その条件はデバイス設計にも依存するが、たとえば、１２０ｋｅＶ、４〜５×１０15／ｃｍ2とする。続いて、硼素のイオン注入を実施する。その条件はデバイスの設計にも依存するが、たとえば、1５０ｋｅＶ、２〜３×１０15／ｃｍ2とする。
その後は、図８〜１３の工程を経て、最終的に図３０のデバイス構造が完成する。
その後、図２〜図５に示す工程を実施する（図２９）。
異方性エッチングでポリシリコンをエッチングし、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。フォトリソグラフィを実施してから、ポリシリコンゲートの側壁に自己整合するように砒素イオン注入を実施する。その条件はデバイス設計にも依存するが、たとえば、１２０ｋｅＶ、４〜５×１０15／ｃｍ2とする。続いて、硼素のイオン注入を実施する。その条件はデバイスの設計にも依存するが、たとえば、1５０ｋｅＶ、２〜３×１０15／ｃｍ2とする。
その後は、図８〜１３の工程を経て、最終的に図３０のデバイス構造が完成する。
以上の構造を採用することで、ｐベース層５とｎ-ドリフト層１間のｐｎ接合が逆バイアスされる場合、ｐ浮遊層１６の部分の存在により、このメサ部が空乏化されやすくなり、デバイスの耐圧が向上する。また、上記の製造方法を採用することで、ゲートスタックの形成をｐベース層５の形成後にすることができる。このため、ｐベース層５の形成時に生じるゲート酸化膜へのダメージがなくなり、ゲート耐圧の信頼性が向上する。
図３１は、本発明の第３の実施例の半導体装置の要部断面図である。図１５に示す第１の実施例との構造上の相違点は、第２の実施例に備わっているｐ浮遊層１６を、エミッタコンタクトの形成されていないメサ部全面に形成している点である。デバイスの製造工程は、第２の実施例の製造（図２７）の工程と同一である。この第３の実施例の構造にすることで、前述のオフ時の空乏層が概ね平面接合として広がることができる。そのため、トレンチ底部の電界強度を十分緩和でき、耐圧が向上する。
図３２は、本発明の第４の実施例の半導体装置の要部断面図である。図１５に示す第１の実施例との構造上の相違点は、ｐベース層５とｎドリフト層１との間に、前記ｎドリフト層１よりも高濃度で、前記ｐベース層５よりは低濃度のｎ型層１７を形成している点である。また、第４の実施例の製造方法について、第１の実施例の製造方法との相違点は、図３３,図３４に示すように、ゲートスタックとｐベース層５を形成する前に、ｎ型層１７をイオン注入および熱拡散にて選択的に形成することである。このような第４の実施例の構造および製造方法を採用することで、オン状態での反転層チャネルのｎドリフト層への出口の部分を低抵抗化させることができる。また、裏面から注入された正孔をブロックするポテンシャルバリアにもなるため、ＩＥ効果が増強し、オン電圧を低くすることができる。
また、図３５に示すように、第４の実施例に、更にｐ浮遊層を形成してもよい。
１ ｎ-ドリフト層
２ 分離用ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ ドープされたポリシリコン
５ ｐベース層
６ ｎ+エミッタ層
７ ｐ+コンタクト層
８ 層間絶縁膜
９ ｎフィールドストップ層
１０ ｐコレクタ層
１１ エミッタ電極
１２ ゲート電極
１３ パシベーション膜
１４ コレクタ電極
１５ コンタクトバリアメタル
１６ ｐ浮遊層
１７ ｎ型層
２ 分離用ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ ドープされたポリシリコン
５ ｐベース層
６ ｎ+エミッタ層
７ ｐ+コンタクト層
８ 層間絶縁膜
９ ｎフィールドストップ層
１０ ｐコレクタ層
１１ エミッタ電極
１２ ゲート電極
１３ パシベーション膜
１４ コレクタ電極
１５ コンタクトバリアメタル
１６ ｐ浮遊層
１７ ｎ型層
Claims (12)
- 第１導電型の半導体基板の表面に複数の第１トレンチを形成する第１トレンチ工程と、
該第１トレンチ工程の後に、前記半導体基板の表面と前記第１トレンチの側壁にゲート絶縁膜を形成し、続いて前記第１トレンチを埋め込むように前記半導体基板の表面にポリシリコンを形成し、続いて一部の隣り合う２本の前記第１トレンチの間の表面で前記ポリシリコンを開口してポリシリコン開口部を形成することで、該ポリシリコン開口部のポリシリコン端を、前記第１トレンチから所定の長さで離間させるトレンチゲート形成工程と、
該トレンチゲート形成工程の後に、前記ポリシリコンをマスクとして、前記ポリシリコン開口部に選択的に第２導電型の第１不純物をイオン注入する第１イオン注入工程と、
該第１イオン注入工程の後に、前記第１不純物を熱拡散させることにより、第２導電型ベース層を形成する拡散工程と、
該拡散工程の後に、前記ポリシリコンをマスクとして、異なる導電型の２種類の不純物について、第２導電型の該不純物の飛程が第１導電型の前記不純物の飛程よりも深くなるように、それぞれ所定の加速エネルギーでイオン注入することにより、第１導電型エミッタ層と、該エミッタ層よりも深い第２導電型コンタクト層を形成する第２イオン注入工程と、
該第２イオン注入工程の後に、層間絶縁膜を堆積する堆積工程と、
該堆積工程後に熱処理することにより、前記第２イオン注入工程で導入された格子欠陥を減少させる熱処理工程と、
前記ポリシリコン開口部よりも内側で前記層間絶縁膜を開口し、前記半導体基板の表面を露出してコンタクト開口部を形成するコンタクト開口工程と、
前記層間絶縁膜をマスクに、前記コンタクト開口部に露出する半導体基板表面をエッチングし、前記エミッタ層よりも深く、前記コンタクト層の内部に底面が位置するように第２のトレンチを形成するトレンチコンタクト形成工程と、を有することを特徴とする半導体装置の製造方法。 - 前記トレンチゲート形成工程の所定の長さが、前記第２イオン注入工程の前記２種類の不純物のイオン注入における横方向ストラグリングよりも長いことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記熱処理工程の処理温度が、前記拡散工程の拡散温度よりも低いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第２イオン注入工程で、前記イオン注入の前に、隣り合う前記第１トレンチに挟まれた領域のうち、前記ポリシリコン開口部を形成しないメサ部のポリシリコン膜上面に、前記隣り合う第１トレンチを跨ぐように選択的にレジストマスクを形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
- 前記第１トレンチ工程の前に、隣り合う前記第１トレンチに挟まれた領域のうち、前記ポリシリコン開口部を形成しないメサ部の表面に、ＬＯＣＯＳ酸化により分離用酸化膜を形成するＬＯＣＯＳ工程を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
- 第１導電型のドリフト層を備える半導体基板と、
該半導体基板の第１の主面に選択的に形成された第２導電型ベース層と、
該ベース層の表面に選択的に形成され、該ベース層よりも高不純物濃度の第１導電型エミッタ層と、
該エミッタ層に接し、該エミッタ層よりも深く形成され、前記ベース層よりも高不純物濃度の第２導電型コンタクト層と、
前記半導体基板の第１の主面に形成され、前記ベース層に接するとともに前記ドリフト層に達し、かつ側壁が前記コンタクト層から離間するゲートトレンチと、
該ゲートトレンチの側壁と前記半導体基板の表面に連続して形成されたゲート絶縁膜と、
隣り合う２本の前記ゲートトレンチを跨ぐとともに該ゲートトレンチよりも外側表面に延在し、前記ゲート絶縁膜を介して前記ゲートトレンチを埋め込むように前記半導体基板の表面に形成されたポリシリコンからなるゲート電極と、
該ゲート電極を覆うように該ゲート電極の表面に形成された層間絶縁膜と、
該層間絶縁膜を介して前記ゲート電極と離間し、前記層間絶縁膜と前記エミッタ層を貫通し、前記コンタクト層の内部に底面が位置するトレンチコンタクトと、
該トレンチコンタクトを埋め込むように前記層間絶縁膜上部に形成され、前記エミッタ層および前記コンタクト層と接するエミッタ電極と、
前記半導体基板の第２の主面に形成された第２導電型コレクタ層と、
該コレクタ層の表面に形成され、該コレクタ層と接するコレクタ電極と、を有することを特徴とする半導体装置。 - 前記ゲート電極の外端から前記ゲートトレンチ側壁までの長さが、前記コンタクト層の横方向拡散長さよりも長いことを特徴とする請求項６に記載の半導体装置。
- 前記隣り合う２本のゲートトレンチに挟まれた領域のうち、表面が前記ゲート電極と前記ゲート絶縁膜で覆われたメサ部に、前記ゲートトレンチに接する第２導電型浮遊層を備えることを特徴とする請求項６または７に記載の半導体装置。
- 前記浮遊層が、前記メサ部の全体に形成されていることを特徴とする請求項８に記載の半導体装置。
- 前記浮遊層が、前記メサ部に選択的に形成されていることを特徴とする請求項８に記載の半導体装置。
- 前記浮遊層の不純物濃度および拡散深さが、前記ベース層と略同一であることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置。
- 前記隣り合う２本のゲートトレンチに挟まれた領域のうち、表面を前記ゲート電極で覆われたメサ部に、前記ゲート絶縁膜より厚い分離用酸化膜を有することを特徴とする請求項６〜１１のいずれか一項に記載の半導体装置。
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