WO2013180186A1 - 高電圧絶縁ゲート型電力用半導体装置およびその製造方法 - Google Patents

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大村　一郎
田中　雅浩
正則 附田
大和 三木
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国立大学法人九州工業大学
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Definitions

  • the present invention relates to a power semiconductor device, and more particularly to a high-voltage insulated gate power semiconductor device with low conduction loss and a method for manufacturing the same.
  • IGBTs Insulated Gate Bipolar Transistors
  • FIG. 1 shows the structure of the IGBT.
  • the structure of the IGBT is selectively formed on the surface side of the low-concentration N-type layer (N base layer 1), and trenches 2 and 3 having a wide space and a narrow space alternately, and a trench 2 , 3, gate insulating films 4 and 5 formed on the surface, gate electrodes (control electrodes) 6 and 7 made of polysilicon formed inside the gate insulating films 4 and 5, and adjacent trenches having a narrow interval P base layer (P well layer) 8 selectively formed therebetween, high-concentration N source layer 9 selectively formed on the surface of P base layer 8, P base layer 8 and N source layer 9 And a first main electrode (emitter electrode 10) connected to both of the first and second electrodes.
  • a MOS transistor structure is formed on the surface of the N source layer 9, the P base layer 8, and the N base layer 1, and a P-type layer having a depth similar to that of a trench between adjacent trenches with a wide interval ( The P-type layer 11) whose potential is not fixed is formed in a state where it is not connected to the emitter electrode 10 or is connected to the emitter electrode 10 with a high resistance.
  • the IGBT structure is uniformly formed on the back surface side of the N base layer 1, and has an N buffer layer 12 having a higher impurity concentration than the N base layer 1, and is uniformly formed on the surface of the N buffer layer 12.
  • a high-concentration P-type layer (P emitter layer 13) and a second main electrode (collector electrode 14) uniformly formed on the surface of the P emitter layer 13 are provided.
  • Patent Document 1 As for the IGBT having a trench structure, various proposals and studies have been made as shown in Patent Document 1 and Non-Patent Documents 1 to 9.
  • the thickness of the trench gate structure and the impurity diffusion layer is about 5 ⁇ m, which is deeper than the normal LSI process. For this reason, there has been a problem that it takes time for a structure forming process, for example, an RIE (Reactive (Ion Etching) etching process in a trench gate and a thermal diffusion process in forming a diffusion layer. Further, as described above, if the trench structure is formed deeply in the wafer, the wafer is warped, and it is difficult to increase the diameter of the wafer, which is indispensable for improving the mass productivity.
  • RIE reactive (Ion Etching)
  • the wafer thickness has been reduced to about 100 ⁇ m for higher performance, and the trend toward thinner layers continues.
  • the trench gate and the diffusion layer are formed deeply into the wafer, it is difficult to further reduce the thickness.
  • FIGS. 10 (a-1) and 10 (a-2) a P-type in which the potential which is the surface structure of the IGBT is not fixed to the semiconductor substrate 20 to be the N base layer 1 of about 400 ⁇ m to 600 ⁇ m.
  • the layer 11, the P base layer 8, the N source layer 9, the gate insulating films 4 and 5, and the emitter electrode 10 are produced.
  • the P-type layer 11 is produced using boron
  • the N source layer 9 is produced using phosphorus and arsenic.
  • the gate insulating films 4 and 5 are formed using a thermal oxide film, a CVD oxide film, polyimide, or the like.
  • the emitter electrode 10 is made of AlSi or Ti—Al.
  • B As shown in FIGS. 10 (b-1) and 10 (b-2), the semiconductor substrate 20 is turned over, a protective tape 30 is applied to the back surface, and the semiconductor substrate 20 is ground to 100 ⁇ m to 150 ⁇ m by grinding with a grinder and wet etching. Thin to the extent.
  • C As shown in FIGS. 10 (c-1) and 10 (c-2), the back surface structure of the IGBT is formed by an impurity ion implantation step and a subsequent short time annealing (several tens of milliseconds to several seconds). An N buffer layer 12 and a P emitter layer 13 are formed.
  • the N buffer layer 12 is formed using phosphorus, and the P emitter layer 13 is formed using boron. Since only the back surface becomes high temperature (about 1000 ° C.) by annealing, there is no change in the structure of the front surface IGBT.
  • a collector electrode 14 (for example, made of Ai-Ni-Au) is attached.
  • the protective tape 30 is peeled off. Then, sintering is performed at about 400 ° C.
  • the present invention provides a high-performance, high-mass-productive high-voltage insulated gate power semiconductor device (IGBT) that can shorten the time for forming a trench gate on a wafer, and can cope with the thinning and large diameter of the wafer. And it aims at providing the manufacturing method.
  • IGBT insulated gate power semiconductor device
  • the present invention A low concentration first conductivity type base layer; A plurality of trenches selectively formed on the surface side of the low-concentration first conductivity type base layer so as to alternately have wide intervals and narrow intervals; A gate insulating film formed on the surface of the trench; A gate electrode formed inside the gate insulating film; A second conductivity type base layer selectively formed between adjacent trenches at a narrow interval; A high-concentration first conductivity type source layer selectively formed on the surface of the second conductivity type base layer; A first main electrode connected to both the second conductivity type base layer and the first conductivity type source layer; A MOS transistor structure formed on a surface portion of the first conductivity type source layer, the second conductivity type base layer, and the low concentration first conductivity type base layer; Between the trenches adjacent to each other at a wide interval, the first main electrode is not connected, or even if connected to the first main electrode, it is connected through a high resistance and has a depth similar to that of the trench.
  • a high voltage insulated gate power semiconductor device having a second main electrode formed on the surface of the second conductivity type emitter layer The width S of the mesa region, the trench depth D T , the gate insulating film thickness T ox , and the gate drive voltage V ge , which are structural parts including the gate insulating film of the trench and the part where the MOS transistor structure is formed,
  • the reference structure varies depending on the manufacturer.
  • the trench depth DT is 5 to 6 ⁇ m
  • the distance between the centers of adjacent trenches is 3 to 4 ⁇ m
  • the overall cell width 2W is 15 ⁇ m.
  • the gate drive voltage V ge in the conductive state of the power semiconductor device having the reference structure of ⁇ 20 ⁇ m is 15V.
  • Some manufacturers use a square structure instead of stripes for the trench structure, so consider the above numbers in terms of area ratio. That is, of the area sandwiched between the centers of the trenches, the area ratio between the portion where the emitter electrode and the contact are present and the portion where the contact is present even if there is no contact is 1: 4 to 1: 6. Degree.
  • the scale ratio k is 3 or more, preferably 5 or more.
  • the trench depth DT is 3 ⁇ m or less
  • the average value of the mesa width 2S of the silicon portion sandwiched between two adjacent trenches is 2 ⁇ m or less
  • the gate oxide film thickness T ox is 333 nm.
  • the value obtained by dividing the average value of the impurity concentration gradient of the second conductivity type emitter layer by the total impurity amount of the second conductivity type emitter layer is the second conductivity type layer or the second conductivity type in which the potential is not fixed. It is characterized in that it is lower than the value obtained by dividing the average value of the impurity concentration gradient of the mold base layer by the total amount of impurities.
  • the slope of the impurity concentration corresponds to the thermal history in which the impurities are diffused.
  • the semiconductor structure on the back surface side is manufactured first, and then the IGBT structure on the front surface side is manufactured later. As a result, the slope value of the impurity concentration of the semiconductor device is on the back surface side than the front surface structure. The structure is lower.
  • the thickness of the second conductivity type emitter layer formed on the back surface side of the low concentration first conductivity type base layer is 1 ⁇ m or less and 10 nm or more.
  • Such thin first conductivity type buffer layer and second conductivity type emitter layer can be fabricated by short-time annealing.
  • the method of manufacturing the high voltage insulated gate power semiconductor device of the present invention first, the first conductivity type buffer layer and the second conductivity type emitter layer on the back side of the low concentration first conductivity type base layer are formed, and then A surface structure including a trench on the surface side of the low-concentration first conductivity type base layer and a MOS transistor structure is formed.
  • Such a manufacturing process makes it possible to manufacture a high-performance (low-loss) IGBT with a small number of steps and a high yield.
  • the manufacturing method of the present invention makes it possible to manufacture a high performance (low loss) IGBT with a small number of steps and a high yield.
  • FIG. 4 is a structural diagram showing a current flow in a trench gate type IGBT.
  • FIG. 2 is a structural diagram showing a contrast between miniaturization of only a main part according to the present invention and simple miniaturization by a conventional method, in which (a) is a basic form, and (b) and (c) are miniaturization of a main part according to the present invention (B ′) and (c ′) show the case of simple miniaturization by the conventional method. It is a graph which shows the Jc-Vce characteristic by calculation when changing the scale ratio k of refinement
  • FIG. 1 It is a graph which shows the change of the collector current with respect to the collector-emitter voltage at the time of current conduction, (a) shows the case of miniaturization of the main part according to the present invention, and (b) shows the case of simple miniaturization by the conventional method. is there. It is a graph which shows the accumulation
  • FIG. 1 is a manufacturing process diagram showing a first embodiment of a manufacturing method of the present invention, wherein (a-1) and (b-1) are front perspective views, and (a-2) and (b-2) are enlarged sectional views.
  • FIG. 5 is a manufacturing process diagram showing a second embodiment of the manufacturing method of the present invention, wherein (a-1) to (d-1) are front perspective views, and (a-2) to (d-2) are enlarged sectional views.
  • FIG. 6 is a graph showing potential-collector current characteristics of a gate electrode with respect to a change in scale ratio k when P-type polysilicon is used.
  • FIG. 7 is a manufacturing process diagram showing an example of a conventional IGBT manufacturing method, wherein (a-1) to (d-1) are front perspective views, and (a-2) to (d-2) are enlarged sectional views.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the first conductivity type is P type and the second conductivity type is N type. It can also be a type.
  • FIG. 2 modeling of the injection efficiency on the cathode side was performed based on the structure parameters of the trench gate type IGBT. In this model, an electron current flowing from a MOS (Metal Oxide Semiconductor) gate is divided into two paths in a mesa region between the p base layer 8 and the N base layer 1. That is, the current density is represented by J n mesa and J p mesa .
  • MOS Metal Oxide Semiconductor
  • J n mesa and J p mesa are modeled as follows. However, it is assumed that electrons and holes diffuse one-dimensionally. Conductivity modulation occurs due to conductivity modulation, and the density of electrons and holes is kept approximately the same. As a result, the following differential equation which is an ambipolar diffusion type is obtained.
  • ⁇ p and ⁇ n are the hole mobility and the electron mobility
  • k is the Boltzmann constant
  • T is the absolute temperature
  • dn / dx is the gradient of the electron and hole density.
  • ⁇ acc is the mobility of electrons in the electron storage layer formed on the side surface of the trench gate when a gate voltage is applied
  • Q acc is the charge density per unit area of the electron storage layer
  • d ⁇ n / dx represents the inclination of the electron potential (electron pseudo-Fermi potential) in the direction along the electron storage layer.
  • W is a cell width half pitch
  • S is a P base layer (mesa width) half width
  • Equation (5) is obtained from equations (1) to (4).
  • q is the elementary charge
  • ⁇ n is the electron injection efficiency
  • D p is the depth of the P-type layer 11.
  • Expression (5) is a basic expression of the scaling law.
  • the scaling laws of the present invention are summarized in Table 1. This law is logically derived from equation (5). Equation (5) shows that the scaled device has the same injection efficiency under the following conditions.
  • the dn / dx of the mesa portion increases in inverse proportion to the reduction of the P base layer half width S, and the depth (D T ⁇ D P ) of the trench extending from the P base layer 8 is S
  • the carrier density under the trench does not change even if it is proportionally shallow.
  • the density of carriers (electrons and holes) that conduct current reduces the main part of the IGBT (the part where the MOS channel is formed between two trenches), and the gate voltage is the square of k.
  • the carrier density does not change under the condition that the electric field of the gate insulating film is reduced in inverse proportion to k as the electric field of the gate insulating film is reduced.
  • E ox ′ E ox may be used here.
  • the left side of is not a constant, but grows as it shrinks.
  • FIG. 3 shows a comparison between miniaturization of only the main part according to the present invention and simple miniaturization by a conventional method.
  • (a) shows the basic form
  • (b) and (c) show the case of miniaturization of the main part according to the present invention
  • (b ') and (c') show the case of simple miniaturization by the conventional method.
  • ⁇ 0 is the dielectric constant of vacuum
  • ⁇ Si is the relative permittivity of silicon
  • C ox is the capacitance per unit area of the MOS structure of the gate
  • N A is the P base layer (P commonly referred to in the MOS structure)
  • ⁇ s is the surface potential.
  • V th decreases. However, V th is not accurately scaled by k even if N A and ⁇ s are constant.
  • FIG. 5 The J c -V ce characteristics in the case of a constant gate oxide film electric field are shown in FIG. 5 comparing the case of miniaturization of only the main part of the present invention (a) and the case of simple miniaturization by the conventional method (b). Show. As shown to (a), Vce (sat) becomes small by scale-down. On the other hand, in the case of (b), it can be seen that V ce (sat) increases as the scale down, and the loss increases.
  • the carrier distribution in the N-Base in the on state is shown in FIG. 6 comparing the case (a) where only the main part of the present invention is miniaturized and the case (b) where simple miniaturization is performed by the conventional method.
  • the carrier density of the cathode side is increasing by the scale-down. That is, high ⁇ n and low V ce (sat) are obtained by scaling down in a shallow trench.
  • the accumulated carrier density decreases in the shallow trench due to the scale down.
  • the carrier accumulation can be increased by the shallow trench gate and the shallow doping structure by the scaling law of the trench gate IGBT.
  • the scale-down of the trench IGBT can be manufactured using a wafer having a large diameter (large diameter wafer) with improved device performance by reducing the trench depth, thermal history, doping depth, and oxide film thickness.
  • the collector voltage drop is very small due to a scaling factor that does not increase the gate oxide field strength. Therefore, the scaling law of the present invention increases the possibility of application to mass production technology using a CMOS process.
  • the scale ratio is 5 or less, the trench depth is reduced to about 1 ⁇ m and the thickness of the gate insulating film is reduced to about 20 nm, so that almost no thermal process is required during the manufacturing process, and defects in the wafer and carrier life are reduced. It is possible to provide an IGBT with less time loss and less conduction loss.
  • the wafer does not warp, it is possible to manufacture the IGBT with a large-diameter wafer, and there is an advantage that the productivity is remarkably improved.
  • the N buffer layer 12 and the P emitter layer 13 which are the back surface structure of the semiconductor substrate 20 having a thickness of about 100 ⁇ m to 150 ⁇ m are formed in a short time ( The film is formed by annealing. Thereafter, a collector electrode 14 as a back electrode is attached.
  • the thickness of the P emitter layer 13 is set to 1 ⁇ m or less, which is about the depth that can be formed by short-time annealing.
  • FS-IGBT field stop IGBT
  • the back surface structure does not require a reduction in carrier lifetime, there is an advantage that a device can be manufactured with high-quality crystals.
  • the formation of the back surface structure has a manufacturing problem. That is, while making the diffusion layer on the back surface very thin, the effect of suppressing the injection of holes from the P emitter is obtained, while the formation of the diffusion layer needs to be performed in a very low thermal process (low temperature, short time). It was necessary to carry out after the formation of the surface structure (diffusion layer up to 5-6 ⁇ m) of a high thermal process (high temperature, long time). For this reason, since the surface once formed is inserted into the manufacturing apparatus, various yield deterioration such as surface damage has been a problem.
  • the diffusion layer, the gate insulating films 4 and 5, and the gate electrodes 6 and 7, which are surface structures, are produced.
  • a P-type layer 11 whose potential is not fixed is made using boron, and an N source layer 9 is made using phosphorus and arsenic.
  • the gate insulating films 4 and 5 are formed using a thermal oxide film, a CVD oxide film, polyimide, or the like.
  • the gate electrodes 6 and 7 are made of AlSi or Ti—Al. Formation of the diffusion layer uses high acceleration ion implantation (several hundred keV) and short-time annealing (about 1000 ° C.).
  • the emitter electrode 10 is formed by sintering at about 400 ° C.
  • the thickness of the P-type layer 11 whose potential is not fixed is set to 1.5 ⁇ m or less because the depth of implantation by ion implantation is about 1 ⁇ m. Conventionally, this thickness is deeper than this, but this thinness is made possible by high acceleration ion implantation.
  • the thermal process of the front surface process is lower than that of the back surface process, or the surface also uses a short time annealing or the like, so that the heat transfer to the back surface is limited and the surface process does not affect the back surface structure.
  • the surface structure is about 1 ⁇ m or less, high acceleration ion implantation, or ion implantation into a portion where grooves are selectively formed by a shallow trench, and a very low thermal history when short-time annealing is used. I can do it. As a result, it is possible to construct a process with high manufacturing efficiency in which the back surface structure is manufactured first and the surface is formed later.
  • FIG. (A) As shown in FIGS. 8 (a-1) and (a-2), the N buffer layer 12 and the P emitter layer 13 which are the back surface structure of the semiconductor substrate 20 of about 100 ⁇ m to 150 ⁇ m are formed in a short time (several tens of milliseconds). It is formed by annealing. Thereafter, a collector electrode 14 as a back electrode is attached.
  • the thickness of the P emitter layer 13 is set to 1 ⁇ m or less, which is about the depth that can be formed by short-time annealing.
  • the base substrate 40 is attached.
  • a quartz wafer, a silicon wafer, ceramic, polysilicon, or the like can be considered.
  • an oxide film, a resin, or the like can be used.
  • the diffusion layer, the gate insulating films 4 and 5, and the gate electrodes 6 and 7, which are surface structures, are produced.
  • a P-type layer 11 whose potential is not fixed is made using boron, and an N source layer 9 is made using phosphorus and arsenic.
  • the gate insulating films 4 and 5 are formed using a thermal oxide film, a CVD oxide film, polyimide, or the like.
  • the gate electrodes 6 and 7 are made of AlSi or Ti—Al. Formation of the diffusion layer uses high acceleration ion implantation (several hundred keV) and short-time annealing (about 1000 ° C.). In order to avoid high temperature and long time, it is desirable to use a CVD film as the oxide film.
  • the emitter electrode 10 is formed by sintering at about 400 ° C. (D) As shown in FIGS. 8D-1 and 8D-2, the base substrate 40 is peeled off.
  • the manufacturing method according to the second embodiment when a wafer (semiconductor substrate 20) is very thin or a large-diameter wafer, the wafer is cracked, warped, or the like, and the process is focused on photolithography.
  • the base substrate 40 is pasted in the process, and the number of processes is increased as compared with the first embodiment, but the yield is improved.
  • the case where a back surface side electrode (collector electrode 14) is attached last is also considered.
  • the manufacturing process of the IGBT of the above embodiment is merely an example.
  • the first and second embodiments Even when the final N base layer thickness is reduced to about 40-100 ⁇ m using the method described in detail, the effect of enabling high performance and mass production can be obtained.
  • polysilicon is used as the material of the gate electrodes 6 and 7 in the trenches 2 and 3, but P-type polysilicon is used when the scale ratio k is 5 or more. desirable.
  • N-type polysilicon is used to reduce the resistance of the electrode material.
  • N-type polysilicon has a lower resistance than P-type polysilicon and is generally used for the gate electrode of an IGBT. As shown in FIG. 9, N-type polysilicon has a built-in positive built-in voltage, and the voltage is generally about 0.5 to 0.6V.
  • the scale ratio k is increased, for example, when the thickness of the gate insulating film is 20 nm or less, even if 0 V is applied to the gate terminal due to an inherent built-in voltage, the gate electrode inside the element has a positive value corresponding to the built-in voltage. This voltage induces some electrons at the P base interface.
  • the scale ratio k is 5 or more, and the increase in the collector current (leakage current) in the OFF state at the gate voltage 0 V is an increase in the scale ratio k. Appears with.
  • N-type polysilicon is used for the gate electrode, the off state cannot be maintained by the leakage current unless the gate driving circuit applies a negative voltage to the gate terminal. This becomes a problem especially at high temperatures.
  • the gate charge is reduced when the scale ratio k is increased.
  • the increase in material resistance is not a problem.
  • P-type polysilicon a leak current (a minute current due to electrons passing through the N emitter, the P base surface, and the N base) through the channel of the MOS structure can be reduced due to the negative built-in voltage.
  • the leakage current when the gate-emitter voltage V GE is 0 V can be reduced. As a result, there is an effect that a negative bias is not required in gate driving, and the gate driving circuit is simplified.
  • a gate drive circuit can be configured with an IC configured with CMOS, and a gate drive IC can be provided at low cost. It becomes possible.
  • the gate insulating films 4 and 5 are made of oxides such as hafnium (Hf), zirconium (Zr), aluminum (Al), and titanium (Ti), or high dielectric constant gate insulating films such as silicate compounds thereof.
  • the scale ratio k is 10 or more, the leakage current due to the tunnel current passing through the gate insulating film can be greatly reduced.
  • the time for forming the trench gate on the wafer is short, and the high-voltage insulated gate type with high productivity that can cope with the thinning and large diameter of the wafer.
  • a power semiconductor device can be provided.
  • the manufacturing method of the present invention makes it possible to manufacture a high performance (low loss) IGBT with a small number of steps and a high yield.
  • the surface of the IGBT is thinned so that the fine LSI process can be performed simultaneously with the IGBT process, and the IGBT control circuit is the same. It is also possible to configure on a chip.
  • the present invention can be applied not only to a vertical IGBT but also to a horizontal IGBT used in a power IC.
  • the present invention can be suitably used for IGBT and other semiconductor manufacturing technologies as a miniaturization technology that can cope with future wafer diameter increase and thinning.

Abstract

　ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供する。トレンチＩＧＢＴの構造の主要部であるトレンチゲートとＭＯＳトランジスタ構造が形成される部分を含む構造部分であるメサ幅Ｓ、トレンチ深さＤT、ゲート絶縁膜厚Ｔox、ゲート駆動電圧Ｖgeが、基準となる構造に対する小型化のスケール比率ｋの逆数となる関係を有し、セル幅２Ｗは前記基準となる構造と同じであり、前記基準となる構造が、トレンチ深さＤTが、５～６μｍ、隣接するトレンチの中心間距離が３～４μｍで、全体のセル幅２Ｗが１５～２０μｍであり、導通状態でのゲート駆動電圧Ｖgeが１５Ｖであるとするとき、スケール比率ｋが３以上である高電圧絶縁ゲート型電力用半導体装置。

Description

高電圧絶縁ゲート型電力用半導体装置およびその製造方法
　本発明は電力用半導体装置に関するものであり、特に導通損失の少ない高電圧絶縁ゲート型電力用半導体装置およびその製造方法に関する。
　高電圧絶縁ゲート型半導体装置としてはＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。図１にＩＧＢＴの構造図を示す。
　図１に示すように、ＩＧＢＴの構造は、低濃度Ｎ型層（Ｎベース層１）の表面側に選択的に形成され、広い間隔と狭い間隔を交互に有するトレンチ２，３と、トレンチ２，３の表面に形成されたゲート絶縁膜４，５と、ゲート絶縁膜４，５の内側に形成されたポリシリコンからなるゲート電極（制御電極）６，７と、狭い間隔を有する隣り合うトレンチ間に選択的に形成されたＰベース層（Ｐウエル層）８と、Ｐベース層８の表面に選択的に形成された高濃度のＮソース層９と、Ｐベース層８とＮソース層９の双方に接続する第一の主電極（エミッタ電極１０）とを備えている。前記のＮソース層９と、Ｐベース層８と、Ｎベース層１の表面部にＭＯＳトランジスタ構造が形成され、広い間隔の隣り合うトレンチ間にトレンチと同程度の深さを有するＰ型層（電位が固定されないＰ型層１１）が、エミッタ電極１０と接続しない状態で、またはエミッタ電極１０と高抵抗で接続された状態で形成されている。さらに、ＩＧＢＴ構造は、Ｎベース層１の裏面側に一様に形成された、Ｎベース層１よりも不純物濃度の高いＮバッファ層１２と、Ｎバッファ層１２の表面に一様に形成された高濃度のＰ型層（Ｐエミッタ層１３）と、Ｐエミッタ層１３の表面に一様に形成された第２の主電極（コレクタ電極１４）を備えている。
　トレンチ構造を有するＩＧＢＴについては、特許文献１、非特許文献１～９に示すように、各種の提案や研究がなされている。
米国特許第７７０９８８７号明細書
M. Kitagawa, et al., "A 4500V injection enhanced insulated gate bipolar transistor (IEGT) operating in a mode similar to a thyristor", IEDM Technical Digest, pp. 679-682, 1993. M. Harada, et al., "600V Trench IGBT in Comparison with Planar IGBT -An Evaluation of the Limit of IGBT Performance-", Proc. of the 6th International Symposium on Power Semiconductor Devices & IC's (ISPSD), pp. 411-416, 1994. M. Momose, et al., "A 600V Super Low Loss IGBT with Advanced Micro-P Structure for the next Generation IPM", Proc. of the 22nd International Symposium on Power Semiconductor Devices & IC's (ISPSD), pp. 379-382, 2010. T. Laska, et al., "The Field Stop IGBT (FS IGBT)－A New Power Device Concept with a Great Improvement Potential", Proc. of 12th ISPSD, pp. 355-358, 2000. A. Nakagawa, "Theoretical Investigation of Silicon Limit Characteristics of IGBT", Proc. of the 18th International Symposium on Power Semiconductor Devices & IC's (ISPSD), Session 1-2, 2006. M. Takei, et al., "DB (Dielectric Barrier) IGBT with Extreme Injection Enhancement", Proc. of the 22nd International Symposium on Power Semiconductor Devices & IC's (ISPSD), pp. 383-386, 2010. M. Baus, et al., "Fabrication of Monolithic Bidirectional Switch (MBS) devices with MOS-controlled emitter structures", Proc. of the 18th International Symposium on Power Semiconductor Devices & IC's (ISPSD), Session 6-28, 2006. Robert H. Dennard, et al., "Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions", IEEE Journal of Solid-State Circuits, Vol. SC-9, No. 5, pp.256-268, Oct. 1974. M. Tanaka, et al., "Structure Oriented Compact Model for Advanced Trench IGBTs without Fitting Parameters for Extreme Condition: part I", Microelectronics Reliability 51, pp. 1933-1937, 2011.
　上述した従来のＩＧＢＴの構造では、トレンチゲート構造や不純物拡散層（電位が固定されないＰ型層１１）の厚みが５μｍ程度と、通常のＬＳＩの工程に比べて深い。そのため、構造形成の工程、例えばトレンチゲートではＲＩＥ（Reactive Ion Etching）のエッチング工程、拡散層の形成では熱拡散工程に時間が掛かるという問題があった。また前述のように、ウエハにトレンチ構造を深く形成すると、ウエハの反りが発生するため、量産性の向上に欠かせないウエハの大口径化が困難になる。さらに、最近のＩＧＢＴでは、高性能化のためウエハ厚が１００μｍ程度と薄層化しており、さらにその薄層化の傾向が続いている。トレンチゲートや拡散層が、ウエハ内部にまで深く形成されている構造では、更なる薄層化が困難となる。
　ここで、従来のＩＧＢＴの製造プロセスの例を図１０にしたがって説明する。
（ａ）図１０（ａ－１），（ａ－２）に示すように、４００μｍから６００μｍ程度の、Ｎベース層１となる半導体基板２０に、ＩＧＢＴの表面構造である電位が固定されないＰ型層１１、Ｐベース層８、Ｎソース層９、ゲート絶縁膜４，５、エミッタ電極１０を作製する。Ｐ型層１１はボロンを用いて作製し、Ｎソース層９はリン、ヒ素を用いて作製する。ゲート絶縁膜４，５は熱酸化膜、ＣＶＤ酸化膜、ポリイミドなどを用いて作製する。エミッタ電極１０はＡｌＳｉまたはＴｉ－Ａｌで形成する。
（ｂ）図１０（ｂ－１），（ｂ－２）に示すように、半導体基板２０をひっくり返し、裏面に保護テープ３０を貼り、グラインダーによる研削とウエットエッチングにより半導体基板２０を１００μｍから１５０μｍ程度まで薄化する。
（ｃ）図１０（ｃ－１），（ｃ－２）に示すように、不純物イオンの注入（implantation）工程とその後の短時間（数１０ｍ秒～数秒程度）アニールによりＩＧＢＴの裏面構造であるＮバッファ層１２、Ｐエミッタ層１３を形成する。Ｎバッファ層１２はリンを用いて作成し、Ｐエミッタ層１３はボロンを用いて作成する。アニールにより裏面のみ高温（１０００℃程度）になるため、表面のＩＧＢＴの構造に変化は生じない。次いで、コレクタ電極１４（例えばＡｉ－Ｎｉ－Ａｕなどからなる）を付ける。
（ｄ）図１０（ｄ－１），（ｄ－２）に示すように、保護テープ３０を剥離する。その後、４００℃程度でシンターをする。
　以上が、従来の表面の拡散層が深い高性能ＩＧＢＴの製造プロセスであるが、これには次のような問題がある。
　裏面、表面の順に作製した場合の問題点
(i)裏面工程の自由度が損なわれるため、ＩＧＢＴの高性能化、すなわち低損失化ができない。また、キャリアの高注入化に対してライフタイム制御をすると、工程が増える上に高温動作が難しくなる。
　表面、裏面の順に作製した場合の問題点
(ii)工程数が増える上に、微細な表面構造がステージ、ローダーまたは保護テープに触れるため、キズ・割れ・汚染により歩留まりが低下する。
(iii)プロセス中のグラインダーによる研削で半導体基板２０にダメージが入る可能性がある。
(iv)裏面平坦性が損なわれるので、面内で特性がばらつく。また裏面工程を深く形成できないため、波形振動が大きい。
(v)保護テープを貼った際に出来る凹凸のために裏面パターニングが難しい。
　そこで本発明は、ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、高性能で量産性の高い高電圧絶縁ゲート型電力用半導体装置（ＩＧＢＴ）およびその製造方法を提供することを目的とする。
　本発明は、
　低濃度第１導電型ベース層と、
　前記低濃度第１導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
　前記トレンチの表面に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の内側に形成されたゲート電極と、
　前記狭い間隔で隣り合うトレンチ間に選択的に形成された第２導電型ベース層と、
　前記第２導電型ベース層の表面に選択的に形成された高濃度の第１導電型ソース層と、
　前記第２導電型ベース層と第１導電型ソース層の双方に接続する第一の主電極と、
　前記第１導電型ソース層と、前記第２導電型ベース層と、前記低濃度第１導電型ベース層の表面部に形成されたＭＯＳトランジスタ構造と、
　前記広い間隔で隣り合うトレンチ間に、前記第一の主電極と接続しないように、あるいは前記第一の主電極と接続しても高抵抗を介して接続され、前記トレンチと同程度の深さを有する、電位が固定されない第２導電型層と、
　前記低濃度第１導電型ベース層の裏面側に一様に形成され、該低濃度第１導電型ベース層よりも不純物濃度の高い第１導電型バッファ層と、
　該第１導電型バッファ層の表面に一様に形成された高濃度の第２導電型エミッタ層と、
　該第２導電型エミッタ層の表面に形成された第２の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
　前記トレンチのゲート絶縁膜と前記ＭＯＳトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅Ｓ、トレンチ深さＤT、ゲート絶縁膜厚Ｔox、ゲート駆動電圧Ｖgeが、基準となる構造に対する小型化のスケール比率ｋの逆数となる関係を有し、セル幅２Ｗは前記基準となる構造と同じである高電圧絶縁ゲート型電力用半導体装置である。
　ここで、前記基準となる構造は、メーカーによってまちまちであるが、例えば、トレンチ深さＤTが、５～６μｍ、隣接するトレンチの中心間距離が３～４μｍで、全体のセル幅２Ｗが１５～２０μｍ、前記基準となる構造を有する電力用半導体装置の導通状態でのゲート駆動電圧Ｖgeは１５Ｖである。あるメーカーでは、トレンチの構造がストライプではなく、正方形の構造を採用しているところもあるので、上の数字を、面積比率で考えるとよい。すなわち、トレンチの中心で挟まれた面積のうち、エミッタ電極およびコンタクトがある部分と、コンタクトがないかあっても高抵抗にコンタクトされている部分との面積比が、１：４～１：６程度である。このような基本となる構造に本発明を適用するとき、スケール比率ｋは３以上、好ましくは５以上とする。
　このスケール比率ｋを適用したケースで、前記トレンチ深さＤTは３μｍ以下、２つの隣り合うトレンチに挟まれたシリコン部分のメサ幅２Ｓの平均値は２μｍ以下、ゲート酸化膜厚Ｔoxは３３３ｎｍ以下、ゲート駆動電圧Ｖgeは約５Ｖ、セル幅２Ｗは約１６μｍであることが好ましい。これは、後述の図５（a）の電流電圧特性より、ｋ＝３までがもっとも顕著に効果が現れるためである。
　本発明の一形態において、第２導電型エミッタ層の不純物濃度の傾斜の平均値を第２導電型エミッタ層の不純物総量で割った値が、電位が固定されない第２導電型層や第２導電型ベース層の、不純物濃度の傾斜の平均値をそれぞれの不純物総量で割った値より低いことを特徴とする。不純物濃度の傾斜は、不純物が拡散される熱履歴に対応する。本発明の製造方法では、裏面側の半導体構造を先に作製し、後に表面側のＩＧＢＴ構造を作製することにより、結果として半導体装置の不純物濃度の傾斜の値が、表面側構造よりも裏面側構造の方が低くなる。
　本発明の他の形態において、低濃度第１導電型ベース層の裏面側に形成される第２導電型エミッタ層の厚みが、１μｍ以下１０ｎｍ以上であることを特徴とする。このような薄い第１導電型バッファ層と第２導電型エミッタ層は、短時間アニールにより作製できる。
　本発明の高電圧絶縁ゲート型電力用半導体装置の製造方法は、最初に、低濃度第１導電型ベース層の裏面側の第１導電型バッファ層と第２導電型エミッタ層を形成し、その後、低濃度第１導電型ベース層の表面側のトレンチおよびＭＯＳトランジスタ構造を含む表面構造を形成することを特徴とする。このような製造プロセスにより、少ない工程と高い歩留まりで高性能（低損失）ＩＧＢＴを作製することが可能になる。
　本発明によれば、ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供することができる。
　また、本発明の製造方法により、少ない工程と高い歩留まりで高性能（低損失）ＩＧＢＴを作製することが可能になる。
トレンチゲート型ＩＧＢＴの構造図である。 トレンチゲート型ＩＧＢＴにおける電流の流れを示す構造図である。 本発明による主要部のみの微細化と従来手法による単純微細化の対比を示す構造図であり、（ａ）は基本形、（ｂ）,（ｃ）は本発明による主要部の微細化の場合、（ｂ’），（ｃ’）は従来手法による単純微細化の場合を示す。 微細化のスケール比率ｋを変えたときの計算によるJｃ－Ｖｃe特性を示すグラフである。 電流導通時のコレクタ－エミッタ電圧に対するコレクタ電流の変化を示すグラフであり、（ａ）は本発明による主要部の微細化の場合、（ｂ）は従来手法による単純微細化の場合を示すものである。 Ｎベース層中の蓄積キャリア（ホール）分布を示すグラフであり、（ａ）は本発明による主要部の微細化の場合、（ｂ）は従来手法による単純微細化の場合を示すものである。 本発明の製造方法の第１の実施形態を示す製造プロセス図であり、（ａ－１），（ｂ－１）は正面斜視図、（ａ－２），（ｂ－２）は拡大断面図である。 本発明の製造方法の第２の実施形態を示す製造プロセス図であり、（ａ－１）～（ｄ－１）は正面斜視図、（ａ－２）～（ｄ－２）は拡大断面図である。 Ｐ型ポリシリコンを用いたときのスケール比率ｋの変化に対するゲート電極の電位－コレクタ電流特性を示すグラフである。 従来のＩＧＢＴの製造方法の例を示す製造プロセス図であり、（ａ－１）～（ｄ－１）は正面斜視図、（ａ－２）～（ｄ－２）は拡大断面図である。
　以下、本発明の実施の形態を具体的に説明する。なお、以下の実施の形態では、第１導電型をＮ型とし、第２導電型をＰ型として説明するが、両者を入れ替えて、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　図２に示すように、トレンチゲート型ＩＧＢＴの構造パラメータによりカソード側での注入効率のモデル化を行った。このモデルでは、ＭＯＳ（Metal Oxide Semiconductor）ゲートから流れる電子電流は、ｐベース層８とＮベース層１の間のメサ領域で２つの経路に分けられる。すなわち、Ｊn mesaとＪp mesaで示される電流密度の電流である。
　Ｊn mesaとＪp mesaは次のようにモデル化される。ただし、電子、ホールは一次元的に拡散すると仮定する。伝導度ｍｏｄｕｌａｔｉｏｎによって導電変調が起こり、電子およびホールの密度はほぼ同じに保たれる。結果として、アンバイポーラ拡散式である次の微分方程式が得られる。
Figure JPOXMLDOC01-appb-M000001
　ここで、μpおよびμnはそれぞれ、ホールの移動度と電子の移動度、ｋはボルツマン定数、Ｔは絶対温度、ｄｎ／ｄｘは電子およびホール密度の傾斜を表す。
　また、電子蓄積層（トレンチゲート側壁絶縁膜表面で、Ｎベース層１と接している面に形成される）における電子電流式は次式で表される。
Figure JPOXMLDOC01-appb-M000002
 　ここで、μaccは、ゲート電圧が印加された際にトレンチゲート側面に形成される、電子蓄積層の電子の移動度、Ｑaccは、電子蓄積層の単位面積当たりの電荷密度、ｄφn／ｄｘは、電子の電位（電子の擬フェルミ電位）の、電子蓄積層に沿った方向の傾斜を表す。
　図２のセル幅とメサ幅を考慮すると、セル電流とメサ電流の式が得られる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
 　ここで、Ｗはセル幅半ピッチ、ＳはＰベース層（メサ幅）半幅である。
　（１）～（４）式から式（５）が得られる。
Figure JPOXMLDOC01-appb-M000005
 　ここで、ｑは素電荷、γnは電子注入効率、ＤpはＰ型層１１の深さである。
　（５）式はスケーリング則の基本式となる。
　本発明のスケーリング則を表１に集約している。この法則は（５）式から論理的に導かれる。（５）式は、縮小デバイス（scaled device）は以下の条件下で同じ注入効率になることを示す。
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　ゲート酸化膜の電界強度をＥox’＝Ｅox／ｋとなるように、スケーリングで縮小するとともにゲート酸化膜内の電界強度を下げていくと、（６）式は、ある一定のｎ（ｘ）の値に対して一定であり、その結果、ＩＧＢＴに流れる電流密度が同じであれば、（５）式より（７）式の結果が導かれる。すなわち、先に述べた、ゲート酸化膜の電界強度をＥox’＝Ｅox／ｋとなるように、スケーリングで縮小するとともにゲート酸化膜内の電界強度を下げていく条件でも、セル半ピッチＷが一定であれば、Ｐベース層半幅Ｓを縮小した分、メサ部分のｄｎ／ｄｘが反比例で大きくなり、Ｐベース層８から出ているトレンチの深さ（ＤT―ＤP）はＳと比例して浅くしても、トレンチ下でのキャリア密度は変わらない。なお、この条件では、ゲート電圧はｋの２乗に反比例して下げる条件であり、Ｖg’＝Ｖg／ｋ2である。
　上の結論は、電流を導通させるキャリア（電子およびホール）の密度は、ＩＧＢＴの主要部（２つのトレンチで挟まれ、ＭＯＳチャンネルが形成される部分）を縮小し、ゲート電圧はｋの２乗で下げ、ゲート絶縁膜の電界を縮小するにしたがって、ｋに反比例させて下げるという条件で、キャリアの密度が変化しないという知見である。一般に、ゲート絶縁膜は、薄くしても絶縁で破壊する電界は変化しないか、逆に上がるので、ここでＥox’＝Ｅoxの条件としても良く、その条件で考えると、（６）式の左辺は定数ではなく、縮小とともに大きくなる。
　この結果を（５）式に当てはめて考えると、γnにかかっている項（括弧部分）が小さくなり、γnが同じであれば、式の左辺の絶対値が大きくなる。その結果、メサ部分での（７）式の左辺、Ｓ／Ｗ＊ｄｎ／ｄｘは前述のように一定ではなく、大きくなる。ということは、前述の場合に比べて、メサ部分でのｄｎ／ｄｘが大きく、よりキャリア密度を高くできることを意味している。この場合、Ｅox’＝Ｅoxなのでゲート－エミッタ間に印加する電圧ＶgのスケーリングはＶg’＝Ｖg／ｋとなる。すなわち、ゲート酸化膜に高い電界を加えることなく、微細化により高いキャリア量を実現でき、ＩＧＢＴの導通損失を低減できる。すなわち、より低いＶce（ｓａｔ）を実現できる。
Figure JPOXMLDOC01-appb-T000008
　２次元ＴＣＡＤシミュレーションによって、上述したスケーリング則の証明と性能改善の実証を行った。１．２ｋＶ級の、薄ウエハ型パンチスルー構造のＩＧＢＴ構造を想定して行う。
　図３に、本発明による主要部のみの微細化と従来手法による単純微細化の対比を示す。図３では、（ａ）は基本形、（ｂ）,（ｃ）は本発明による主要部の微細化の場合、（ｂ’），（ｃ’）は従来手法による単純微細化の場合を示す。（ｂ），（ｂ’）はスケール比率ｋ＝２，（ｃ），（ｃ’）はスケール比率ｋ＝５の場合を示したが、ｋ＝２，３，４の場合を含めて、表２に縮小デバイスの諸元を示す。
Figure JPOXMLDOC01-appb-T000009
　ｋ＝１～５の縮小デバイスで、ゲート電界Ｅox’＝Ｅox／ｋの場合でのＪc－Ｖce特性を図４に示す。
　ｋ＝１とｋ＝２はよく一致しているが、ｋ＝３～５は飽和電流が小さくなっている。これはスケーリングにより、下式に示すゲートの閾値電圧Ｖthが移動したためである。
Figure JPOXMLDOC01-appb-M000010
 　ここで、ε0は真空の誘電率、εSiはシリコンの比誘電率、ＣoxはゲートのＭＯＳ構造の単位面積当たりの容量、ＮAはＰベース層（ＭＯＳ構造で一般的に言われるＰウエルに相当）のアクセプタ（Ｐ型不純物、ボロンなど）濃度、φsは表面ポテンシャルである。
　スケールダウンによって単位面積当たりのゲート容量がＣox’＝ｋＣoxに増加するため、Ｖthは小さくなる。しかしＶthはＮAとφsが一定であってもｋによって正確にはスケールされない。
　一定のゲート酸化膜電界の場合でのＪc－Ｖce特性を、本発明の主要部のみ微細化の場合（ａ）と従来手法による単純微細化の場合（ｂ）を対比して図５に示す。（ａ）に示すように、スケールダウンによりＶce（ｓａｔ）は小さくなる。一方、（ｂ）の場合は、スケールダウンするにつれてＶce（ｓａｔ）は大きくなり、損失が増加していることが分かる。
　オン状態でのＮ－Ｂａｓｅ中のキャリア分布を、本発明の主要部のみ微細化の場合（ａ）と従来手法による単純微細化の場合（ｂ）を対比して図６に示す。（ａ）に示すように、カソードサイドのキャリア密度はスケールダウンによって増えている。すなわち、高いγnと低いＶce（ｓａｔ）が浅いトレンチでのスケールダウンによって得られる。一方、（ｂ）の場合は、スケールダウンによって浅いトレンチでは蓄積キャリア密度が減少する。
　以上説明したように、本発明によって、トレンチゲートＩＧＢＴのスケーリング則により、浅いトレンチゲートと浅いドーピング構造でキャリア蓄積を多くすることができることが示された。
　トレンチＩＧＢＴのスケールダウンはトレンチ深さ、熱履歴、ドーピング深さ、酸化膜厚を削減することでデバイス性能の向上と直径の大きなウエハ（大口径ウエハ）を用いて製造できる。ゲート酸化膜電界強度を大きくしないスケーリングファクターによって、コレクタ電圧降下は非常に小さくなる。したがって、本発明のスケーリング則により、ＣＭＯＳプロセスを用いた量産化技術への適用の可能性が増大する。特に、スケール比率が５以下では、トレンチの深さを１μｍ程度、ゲート絶縁膜の厚さを２０ｎｍ程度まで薄くすることで、製造プロセス中の熱工程がほとんど不要となり、ウエハへの欠陥やキャリアライフタイムの低下が起こらず、導通損失のさらに少ないＩＧＢＴを提供することができる。またウエハの反りが起こらないため、大口径ウエハでＩＧＢＴを製造することが可能になり、生産性が著しく向上するという利点がある。
　次に、本発明のＩＧＢＴの製造方法の第１の実施形態を、図７を用いて説明する。
（ａ）図７（ａ－１），（ａ－２）に示すように、１００μｍから１５０μｍ程度の厚みの半導体基板２０の裏面構造であるＮバッファ層１２、Ｐエミッタ層１３を、短時間（数１０ｍ秒～数秒程度）アニールにより形成する。その後、裏面電極であるコレクタ電極１４を付ける。ここで、Ｐエミッタ層１３の厚さは、短時間アニールで形成できる深さ程度の１μｍ以下とする。
　このようなＩＧＢＴ裏面構造は、すでに薄ウエハＩＧＢＴやフィールドストップＩＧＢＴ（ＦＳ－ＩＧＢＴ）として、実用化されている。
　本方法は従来に対し次のような利点がある。
　従来、Ｎベース中のキャリアが多いことによるスイッチング特性の悪化を、高エネルギー電子、プロトン、ヘリウムなどを照射することによる、ウエハ内部のキャリアライフタイムの低減により、Ｎベース中での電子とホールの再結合を促進し、内部キャリアを少なくする方法により改善していた。しかし、このような照射プロセスはコストが高いだけではなく、不必要に半導体結晶欠陥を生成し、特性の悪化や信頼性の低下が起こっていた。とくにプロトン照射やヘリウム照射は、局所的にキャリアライフタイムを低減することで大きな効果を挙げたが、高温でのリーク電流の増加、信頼性の悪化、照射およびアニールによるプロセスコストの増加が問題であった。前記裏面構造は、キャリアライフタイムの低減が必要無いため、良質の結晶でデバイスを製造できるなど利点がある。一方で本裏面構造形成は製造面の課題があった。即ち、裏面の拡散層を非常に薄くすることでＰエミッタからのホールの注入を抑える効果を得ている一方、拡散層の形成は非常に低い熱工程（低温、短時間）で行う必要があり、高い熱工程（高温、長時間）の表面構造（５－６μｍまでの拡散層）の形成後に行う必要があった。このため一度形成した表面を下にして製造装置に挿入するために、表面ダメージなど様々な歩留まり悪化が問題となっていた。
（ｂ）図７（ｂ－１），（ｂ－２）に示すように、表面構造である拡散層、ゲート絶縁膜４，５、ゲート電極６，７を作製する。拡散層は、ボロンを用いて電位が固定されないＰ型層１１を作製し、リン、ヒ素を用いてＮソース層９を作製する。ゲート絶縁膜４，５は熱酸化膜、ＣＶＤ酸化膜、ポリイミドなどを用いて作製する。ゲート電極６，７はＡｌＳｉまたはＴｉ－Ａｌで形成する。拡散層の形成は高加速イオン注入（数１００ｋｅＶ）と短時間アニール（約１０００℃）を用いる。高温・長時間を避けるため、酸化膜はＣＶＤ膜を用いることが望ましい。エミッタ電極１０の形成には、約４００℃でのシンターも行う。ここで、電位が固定されないＰ型層１１の厚さは、イオン注入で打ち込める深さが１μｍ程度であるので、１．５μｍ以下とする。従来は、これよりも深い厚さであるが高加速イオン注入により、この薄さが可能となった。
　本実施の形態によれば、表面工程の熱履歴を裏面工程より低いか、あるいは、表面も短時間アニール等を用いることで、裏面への熱伝達が制限される裏面構造に影響の無い表面プロセスを用いることが可能である。すなわち、表面の構造が１μｍ程度以下であり、高加速イオン注入、またはシャロートレンチにより選択的に溝を構成した部分へのイオン注入を行い、短時間アニールを用いると非常に低い熱履歴とすることが出来る。その結果、裏面構造を先に製造し、表面を後から作るという、製造効率の高いプロセスの構築が可能となる。
　この製造工程において、金属スパイクと汚染を避けるために、裏面側電極（コレクタ電極１４）を最後に付けるケースも考えられる。また、裏面構造形成工程の際に、テープで表面側を保護することも考えられる。
　次に、本発明のＩＧＢＴの製造方法の第２の実施形態を、図８を用いて説明する。
（ａ）図８（ａ－１）（ａ－２）に示すように、１００μｍから１５０μｍ程度の半導体基板２０の裏面構造であるＮバッファ層１２、Ｐエミッタ層１３を、短時間（数１０ｍ秒～数秒程度）アニールにより形成する。その後、裏面電極であるコレクタ電極１４を付ける。ここで、Ｐエミッタ層１３の厚さは、短時間アニールで形成できる深さ程度の１μｍ以下とする。
（ｂ）図８（ｂ－１），（ｂ－２）に示すように、台基板４０を貼り付ける。台基板４０の材料としては、石英ウエハ、シリコンウエハ、セラミック、ポリシリコンなどが考えられる。貼り合わせ材としては、酸化膜、樹脂などを用いることができる。
（ｃ）図８（ｃ－１），（ｃ－２）に示すように、表面構造である拡散層、ゲート絶縁膜４，５、ゲート電極６，７を作製する。拡散層は、ボロンを用いて電位が固定されないＰ型層１１を作製し、リン、ヒ素を用いてＮソース層９を作製する。なお、P型層１１を付加することにより、阻止状態（オフ状態）での耐圧を改善することができる。ゲート絶縁膜４，５は熱酸化膜、ＣＶＤ酸化膜、ポリイミドなどを用いて作製する。ゲート電極６，７はＡｌＳｉまたはＴｉ－Ａｌで形成する。拡散層の形成は高加速イオン注入（数１００ｋｅＶ）と短時間アニール（約１０００℃）を用いる。高温・長時間を避けるため、酸化膜はＣＶＤ膜を用いることが望ましい。エミッタ電極１０の形成には、約４００℃でのシンターも行う。
（ｄ）図８（ｄ－１），（ｄ－２）に示すように、台基板４０を剥がす。
　この第２実施形態に係る製造方法は、ウエハ（半導体基板２０）が非常に薄い、あるいは大口径ウエハの場合に、ウエハが割れたり、ウエハの反り等のためフォトリソグラフィ等の工程で焦点が合わなかったりすることを解消することを目的として、台基板４０をプロセス中に貼り付けるものであり、第１実施形態に比べて工程数は増えるが、歩留まりは向上する。
　なお、この製造工程において、金属スパイクと汚染を避けるために、裏面側電極（コレクタ電極１４）を最後に付けるケースも考えられる。
　以上の実施の形態のＩＧＢＴの製造プロセスについては一例であり、例えば厚い半導体基板を用いて作製し最終的なＮベース層厚が５００μｍになるような場合でも、第１および第２の実施形態で詳述した方法を用いて最終的なＮベース層厚が４０－１００μｍ程度に薄型化された場合でも、高性能化と量産化が可能になる効果が得られる。
　上述の第１実施形態および第２実施形態のいずれにおいても、トレンチ２，３内部のゲート電極６，７の材料は、ポリシリコンを用いるが、スケール比率ｋが特に５以上ではＰ型ポリシリコンが望ましい。従来のＩＧＢＴでは、電極材料の抵抗低減のためＮ型のポリシリコンが用いられている。
　Ｎ型のポリシリコンはＰ型のポリシリコンに比べて抵抗が低く、ＩＧＢＴのゲート電極に一般的に用いられている。図９に示すように、Ｎ型のポリシリコンは正のビルトイン電圧を内在しており、電圧は約０．５～０．６Ｖ程度が一般的である。
　ところがスケール比率ｋを大きくすると、たとえばゲート絶縁膜の厚さが２０ｎｍ以下になると、内在するビルトイン電圧により、たとえゲート端子に０Ｖを印加しても、素子内部のゲート電極にはビルトイン電圧分の正の電圧が発生しており、この電圧により、Ｐベース界面に若干の電子が誘起される。図９に示すように破線の電圧（Ｎ型ポリシリコンのビルトイン電圧）ではスケール比率ｋ＝５以上で、ゲート電圧０Ｖでのオフ状態でのコレクタ電流（リーク電流）の増加がスケール比率ｋの増加とともに現れる。その結果、Ｎ型ポリシリコンをゲート電極に用いると、ゲート駆動回路がゲート端子に負の電圧を加えないと、オフ状態がリーク電流により維持できないことになる。これは特に高温の際に問題となる。
　これに対して、本発明の実施形態においては、Ｐ型ポリシリコンを用いることで、電極材料の抵抗が若干上がるものの、スケール比率ｋが大きくなるとゲート電荷（ゲート電流）が低減されるため、電極材料の抵抗の上昇は問題にはならない。さらに、Ｐ型ポリシリコンを用いることで、負のビルトイン電圧により、ＭＯＳ構造のチャンネルを介したリーク電流（Ｎエミッタ、Ｐベース表面、Ｎベースに抜ける電子による微小電流）を低減することができる。特に、ゲート－エミッタ間電圧ＶＧＥが０Ｖでのリーク電流を低減することができる。この結果、ゲート駆動において負のバイアスが不要となり、ゲート駆動回路が簡単になるという効果がある。ゲート電圧が５Ｖ以下（あるいはスケール比率ｋが３以上）で負バイアスが必要なければ、ＣＭＯＳで構成されたＩＣでゲートドライブ回路を構成することが可能になり、ゲートドライブのＩＣを安価に提供することが可能になる。
　なお、ゲート絶縁膜４，５にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの各酸化物、あるいはそれらのシリケイト化合物などの高誘電率ゲート絶縁膜を用いることで、特にスケール比率ｋが１０以上で、ゲート絶縁膜を通したトンネル電流によるリーク電流を大幅に減らすことができる。
　以上のように、本発明の実施の形態によれば、ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供することができる。
　また、本発明の製造方法により、少ない工程と高い歩留まりで高性能（低損失）ＩＧＢＴを作製することが可能になる。
　第１の実施例、第２の実施例に共通するが、本発明ではＩＧＢＴの表面が薄くなることで微細ＬＳＩの工程をＩＧＢＴの工程と同時に行うことが可能であり、ＩＧＢＴの制御回路を同一チップ上に構成することも可能である。
　本発明は、縦型のＩＧＢＴのみならず、パワーＩＣに用いられる横型のＩＧＢＴにも適用することができる。
　本発明は、今後のウエハの大径化および薄層化に対応できる微細化技術として、ＩＧＢＴその他の半導体製造技術に好適に利用することができる。
　１　Ｎベース層（低濃度Ｎ型層）
　２，３　トレンチ
　４，５　ゲート絶縁膜
　６，７　ゲート電極（制御電極）
　８　Ｐベース層（Ｐウエル層）
　９　Ｎソース層
　１０　エミッタ電極（第一の主電極）
　１１　電位が固定されないＰ型層
　１２　Ｎバッファ層
　１３　Ｐエミッタ層
　１４　コレクタ電極（第２の主電極）
　２０　半導体基板
　３０　保護テープ
　４０　台基板

Claims (14)

  1. 　低濃度第１導電型ベース層と、
    　前記低濃度第１導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
    　前記トレンチの表面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の内側に形成されたゲート電極と、
    　前記狭い間隔で隣り合うトレンチ間に選択的に形成された第２導電型ベース層と、
    　前記第２導電型ベース層の表面に選択的に形成された高濃度の第１導電型ソース層と、
    　前記第２導電型ベース層と第１導電型ソース層の双方に接続する第一の主電極と、
    　前記第１導電型ソース層と、前記第２導電型ベース層と、前記低濃度第１導電型ベース層の表面部に形成されたＭＯＳトランジスタ構造と、
    　前記低濃度第１導電型ベース層の裏面側に一様に形成され、該低濃度第１導電型ベース層よりも不純物濃度の高い第１導電型バッファ層と、
    　該第１導電型バッファ層の表面に一様に形成された高濃度の第２導電型エミッタ層と、
    　該第２導電型エミッタ層の表面に形成された第２の主電極と
    を有する高電圧絶縁ゲート型電力用半導体装置において、
    　前記トレンチのゲート絶縁膜と前記ＭＯＳトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅Ｓ、トレンチ深さＤＴが、基準となる構造に対する小型化のスケール比率ｋの逆数となる関係を有し、
    　セル幅２Ｗは前記基準となる構造に対し、スケール比率ｋの逆数となる関係よりも大きく、前記基準となる構造が、トレンチ深さＤＴが５～６μｍ、全体のセル幅２Ｗが１５～２０μｍであり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのスケール比率ｋが３以上であることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
  2. 　前記トレンチのゲート絶縁膜と前記ＭＯＳトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅Ｓ、トレンチ深さＤＴ、ゲート絶縁膜厚Ｔox、ゲート駆動電圧Ｖgeが、基準となる構造に対する小型化のスケール比率ｋの逆数となる関係を有し、
    　セル幅２Ｗは前記基準となる構造に対し、スケール比率ｋの逆数となる関係よりも大きくかつ基準となる幅と同じか小さく、前記基準となる構造が、トレンチ深さＤＴが５～６μｍ、隣接するトレンチの中心間距離が３～４μｍで、全体のセル幅２Ｗが１５～２０μｍであり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのゲート駆動電圧Ｖgeが１５Ｖであるとするとき、スケール比率ｋが３以上であることを特徴とする、請求項１記載の高電圧絶縁ゲート型電力用半導体装置。
  3. 　前記スケール比率ｋが３以上であり、第２導電型エミッタ層の不純物濃度の傾斜の平均値を第２導電型エミッタ層の不純物総量で割った値が、前記電位が固定されない第２導電型層や第２導電型ベース層の、不純物濃度の傾斜の平均値をそれぞれの不純物総量で割った値より低いことを特徴とする請求項１または２記載の高電圧絶縁ゲート型電力用半導体装置。
  4. 　前記スケール比率ｋが５以上であることを特徴とする、請求項１から３のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
  5. 　前記第２導電型エミッタ層の厚みが１μｍ以下であり、前記第２導電型エミッタ層を形成する不純物イオンの注入工程が、前記第２導電型ベース層および前記電位が固定されない第２導電型層を形成する不純物イオンの注入工程より前にあることを特徴とする請求項１から４のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
  6. 　前記低濃度第１導電型ベース層の裏面側に形成される前記第２導電型エミッタ層の厚みが、１μｍ以下１０ｎｍ以上であることを特徴とする、請求項１から５のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
  7. 　前記トレンチ内部のゲート電極がＰ型ポリシリコンであることを特徴とする請求項１記載の高電圧絶縁ゲート型電力用半導体装置。
  8. 　請求項６記載の高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第１導電型ベース層の裏面側の第１導電型バッファ層と第２導電型エミッタ層を形成し、その後、前記低濃度第１導電型ベース層の表面側のトレンチおよびＭＯＳトランジスタ構造を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
  9. 　低濃度第１導電型ベース層と、
    　前記低濃度第１導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
    　前記トレンチの表面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の内側に形成されたゲート電極と、
    　前記狭い間隔で隣り合うトレンチ間に選択的に形成された第２導電型ベース層と、
    　前記第２導電型ベース層の表面に選択的に形成された高濃度の第１導電型ソース層と、
    　前記第２導電型ベース層と第１導電型ソース層の双方に接続する第一の主電極と、
    　前記第１導電型ソース層と、前記第２導電型ベース層と、前記低濃度第１導電型ベース層の表面部に形成されたＭＯＳトランジスタ構造と、
    　前記広い間隔で隣り合うトレンチ間に、前記第一の主電極と接続しないように、あるいは前記第一の主電極と接続しても高抵抗を介して接続され、前記トレンチと同程度の深さを有する、電位が固定されない第２導電型層と、
    　前記低濃度第１導電型ベース層の裏面側に一様に形成され、該低濃度第１導電型ベース層よりも不純物濃度の高い第１導電型バッファ層と、
    　該第１導電型バッファ層の表面に一様に形成された高濃度の第２導電型エミッタ層と、
    　該第２導電型エミッタ層の表面に形成された第２の主電極と
    を有する高電圧絶縁ゲート型電力用半導体装置において、
    　前記トレンチのゲート絶縁膜と前記ＭＯＳトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅Ｓ、トレンチ深さＤＴ、ゲート絶縁膜厚Ｔox、ゲート駆動電圧Ｖgeが、基準となる構造に対する小型化のスケール比率ｋの逆数となる関係を有し、セル幅２Ｗは前記基準となる構造と同じであり、前記基準となる構造が、トレンチの中心で挟まれた面積のうち、エミッタ電極およびコンタクトがある部分と、コンタクトがないかあっても高抵抗にコンタクトされている部分との面積比が、１：４～１：６程度であり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのゲート駆動電圧Ｖgeが１５Ｖであるとするとき、スケール比率ｋが３以上であることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
  10. 　前記スケール比率ｋが３以上であり、第２導電型エミッタ層の不純物濃度の傾斜の平均値を第２導電型エミッタ層の不純物総量で割った値が、前記電位が固定されない第２導電型層や第２導電型ベース層の、不純物濃度の傾斜の平均値をそれぞれの不純物総量で割った値より低いことを特徴とする請求項９記載の高電圧絶縁ゲート型電力用半導体装置。
  11. 　前記スケール比率ｋが５以上であることを特徴とする、請求項９または１０に記載の高電圧絶縁ゲート型電力用半導体装置。
  12. 　前記第２導電型エミッタ層の厚みが１μｍ以下であり、前記第２導電型エミッタ層を形成する不純物イオンの注入工程が、前記第２導電型ベース層および前記電位が固定されない第２導電型層を形成する不純物イオンの注入工程より前にあることを特徴とする請求項９から１１のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
  13. 　前記低濃度第１導電型ベース層の裏面側に形成される前記第２導電型エミッタ層の厚みが、１μｍ以下１０ｎｍ以上であることを特徴とする、請求項９から１２のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
  14. 　請求項１３記載の高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第１導電型ベース層の裏面側の第１導電型バッファ層と第２導電型エミッタ層を形成し、その後、前記低濃度第１導電型ベース層の表面側のトレンチおよびＭＯＳトランジスタ構造を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
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JP2014518707A JP6288678B2 (ja) 2012-05-30 2013-05-29 高電圧絶縁ゲート型電力用半導体装置の設計方法および製造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016039074A1 (ja) * 2014-09-09 2017-04-27 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019083354A (ja) * 2019-03-11 2019-05-30 富士電機株式会社 半導体装置
US11635458B2 (en) 2021-04-20 2023-04-25 Fuji Electric Co., Ltd. Analyzing apparatus, analysis method, and computer-readable medium

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818837B2 (en) * 2014-12-10 2017-11-14 Semiconductor Components Industries, Llc Process of forming an electronic device having an electronic component
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
CN109671766B (zh) * 2017-10-13 2023-06-27 联华电子股份有限公司 功率金属氧化物半导体场效晶体管
JP2021082725A (ja) 2019-11-20 2021-05-27 三菱電機株式会社 半導体装置
JP7442932B2 (ja) 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
JP2023070368A (ja) 2021-11-09 2023-05-19 三菱電機株式会社 半導体装置、電力変換装置、および、半導体装置の駆動方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133557A (ja) * 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置
JP2012099696A (ja) * 2010-11-04 2012-05-24 Toshiba Corp 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0527600B1 (en) * 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
JP3523056B2 (ja) * 1998-03-23 2004-04-26 株式会社東芝 半導体装置
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
US6396090B1 (en) * 2000-09-22 2002-05-28 Industrial Technology Research Institute Trench MOS device and termination structure
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
JP2003069019A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置およびその製造方法
JP2003303967A (ja) * 2002-04-09 2003-10-24 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP4096722B2 (ja) * 2002-12-06 2008-06-04 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4166102B2 (ja) * 2003-02-26 2008-10-15 トヨタ自動車株式会社 高耐圧電界効果型半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
DE102005004354A1 (de) * 2005-01-31 2006-08-17 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbessertem Überspannungsschutz
US7667265B2 (en) * 2006-01-30 2010-02-23 Fairchild Semiconductor Corporation Varying mesa dimensions in high cell density trench MOSFET
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5147341B2 (ja) * 2007-09-21 2013-02-20 パナソニック株式会社 半導体装置
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
JP5564902B2 (ja) * 2008-11-12 2014-08-06 富士電機株式会社 半導体装置およびその製造方法
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2011165771A (ja) * 2010-02-05 2011-08-25 Fuji Electric Co Ltd 半導体装置の製造方法
US8435853B2 (en) * 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
JP2012060063A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
WO2013166079A1 (en) * 2012-04-30 2013-11-07 Vishay-Siliconix Integrated circuit design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133557A (ja) * 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置
JP2012099696A (ja) * 2010-11-04 2012-05-24 Toshiba Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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