JP2003133557A - 半導体装置 - Google Patents

半導体装置

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Yoshito Nakazawa
Nobuyuki Shirai
芳人 中沢
伸悌 松浦
伸幸 白井
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Hitachi Ltd
株式会社日立製作所
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    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
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    • H01L29/47Schottky barrier electrodes

Abstract

(57)【要約】 【課題】 パワートランジスタ及びSBD素子を有する
半導体装置の小型化を図る。 【解決手段】 本発明の半導体装置は、半導体基板の主
面に第1および第2領域を有し、前記第1および第2領
域内にはそれぞれ複数の第1および第2導電体が形成さ
れ、前記第1領域内の隣接する第1導電体間には、第1
半導体領域と、前記第1半導体領域内にあって第1半導
体領域と逆の導電型を持つ第2半導体領域とが形成さ
れ、前記第2領域内の隣接する第2導電体間には、前記
第2半導体領域と同導電型でかつ第2半導体領域より低
濃度の第3半導体領域が形成され、前記第2領域の半導
体基板上には金属が形成され、前記第3半導体領域は、
前記金属と接触する金属接触領域を有し、前記金属は前
記第2半導体領域と電気的に接続され、前記第1領域内
の隣接する第1導電体の中心間距離は、前記第2領域内
の隣接する第2導電体の中心間距離よりも小さいことを
特徴とする半導体装置である。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置に関
し、特に、同一の半導体基体にパワートランジスタ及び
ショットキーバリアダイオード(SBD:Schott
ky Barrier Diode)素子を有する半導
体装置に適用して有効な技術に関するものである。 【0002】 【従来の技術】電力増幅回路や電源回路等のスイッチン
グ素子に使用される半導体装置として、例えばパワーM
ISFET(Metal Insulator Sem
iconductor Field Effect T
ransistor)と呼ばれるパワートランジスタが
知られている。パワーMISFETは、微細パターンの
MISFETからなる複数のトランジスタセルを並列に
接続して大電力を得る構造になっている。このパワーM
ISFETにおいては縦型や横型と呼ばれるものが知ら
れており、更に縦型においてはトレンチゲート構造と呼
ばれるものも知られている。 【0003】ここで、MISFETとは、チャネル形成
領域(半導体)とゲート電極との間にゲート絶縁膜(絶
縁膜)が介在された絶縁ゲート型電界効果トランジスタ
のことであり、ゲート絶縁膜が酸化シリコン膜からなる
ものは、一般的にMOSFET(Metal Oxid
e Semiconductor Field Eff
ect Transistor)と呼ばれている。ま
た、電流が半導体基板の厚さ方向(深さ方向)に流れる
ものを縦型、電流が半導体基板の表面方向に流れるもの
を横型と呼んでいる。また、ソース領域とドレイン領域
との間(ゲート電極下)のチャネル形成領域に電子のチ
ャネル(導電通路)ができるものをn型(又はnチャネ
ル導電型)、正孔のチャネルができるものをp型(又は
pチャネル導電型)と呼んでいる。また、トレンチゲー
ト構造とは、半導体基体の一主面に設けられた溝の内部
にゲート絶縁膜を介在してゲート電極が設けられたゲー
ト構造のことである。トレンチゲート構造のパワーMI
SFETについては、例えば特開平7−249770号
公報に記載されている。 【0004】図19は、パワーMISFETを用いた一
般的な同期整流方式のDC/DCコンバータの回路図で
あり、図20は、図19に示すメインスイッチ用パワー
MISFET及び同期整流用パワーMISFETのタイ
ミングチャートである。図19において、Q1はメイン
スイッチ用パワーMISFET、Q2は同期整流用パワ
ーMISFET、BD1及びBD2はボディダイオード
素子、SBDはショットキーバリアダイオード素子であ
る。ボディダイオード素子BD1及びBD2は夫々のパ
ワーMISFETに内蔵され、パワーMISFETに対
して並列に接続されている。ショットキーバリアダイオ
ード素子SBDは同期整流用パワーMISFET−Q2
に対して並列に接続されている。 【0005】図19に示す同期整流方式のDC/DCコ
ンバータでは、Q1,Q2の同時オンによる貫通電流を
防ぐため、図20に示すように「Dead time」
と呼ばれる期間が設定されており、そのとき電流は図1
9に示すBのように流れる。このときボディダイオード
BD2の順方向電圧(VF)より小さいショットキーバ
リアダイオード素子SBDを同期整流用パワーMISF
ETQ2に対して並列に接続することで、回路の損失を
減らすことができる。 【0006】このような回路においてはショットキーバ
リアダイオード素子の使用が不可欠である。そこで、パ
ワーMISFETが搭載された半導体チップと、ショッ
トキーバリアダイオード素子が搭載された半導体チップ
とを一つの封止体で封止した半導体装置が例えば特開平
10−150140号公報に開示されている。また、一
つの半導体基板にトレンチゲート構造のパワーMISF
ETとショットキーバリアダイオード素子とを搭載した
半導体装置が例えば特開平11−154748号公報に
開示されている。 【0007】 【発明が解決しようとする課題】パワーMISFETが
搭載された半導体チップと、ショットキーバリアダイオ
ード素子が搭載された半導体チップとを一つの封止体で
封止した半導体装置では、パワーMISFETとショッ
トキーバリアダイオード素子との電気的な接続をボンデ
ィングワイヤで行っているため、寄生インダクタンスが
増加し、DC/DCコンバータ等の回路効率が悪化す
る。 【0008】一方、一つの半導体基板にトレンチゲート
構造のパワーMISFETとショットキーバリアダイオ
ード素子とを搭載した半導体装置では、パワーMISF
ETとショットキーバリアダイオード素子とを電気的に
接続するボンディングワイヤを省略することができるた
め、寄生インダクタンスを低減できる。この結果、パワ
ーMISFETのボディダイオード素子に流れる電流の
時間を制御することができ、PWM制御されているDC
/DCコンバータ動作時の「Dead time」期間
の損失を大幅に低減することができる。 【0009】しかしながら、本発明者は、同一の半導体
基板にトレンチゲート構造のパワーMISFETとショ
ットキーバリアダイオード素子とを有する半導体装置に
ついて検討した結果、以下の問題点を見出した。 【0010】従来の半導体装置は、半導体基板の一主面
に溝によって規定された複数のセルを有し、複数のセル
のうちトレンチゲート構造のMISFETが形成される
トランジスタセルとショットキーバリアダイオード素子
が形成されるショットキーセルとを交互に配置した構成
になっている。また、ショットキーセルのセル幅は、ト
ランジスタセルのセル幅と同一の大きさになっている。
トランジスタセルとショットキーセルとを交互に配置し
た場合、トランジスタセルとショットキーセルとの間に
位置する溝がショットキーセルの個数に相当する分必要
となるため、半導体基体の平面サイズ、即ちチップサイ
ズが大きくなってしまう。 【0011】同一の半導体基板にトレンチゲート構造の
パワーMISFETとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーMISFETの特性、ショットキーバリアダ
イオード素子のVF特性からその特性を満たすのに必要
となるパワーMISFETの面積とショットキーバリア
ダイオード素子の面積が決定されるため、パワーMIS
FETの面積とショットキーバリアダイオード素子の面
積との割合を顧客ニーズに合わせて自由に変化させるこ
と、即ち設計の自由度を確保する必要がある。 【0012】パワーMISFETがオフ状態の時、トラ
ンジスタセルとショットキーセルとの間の溝の底面部分
において、トランジスタセル側では、ドレイン領域とチ
ャネル形成領域とのpn接合による空乏層が広がるた
め、ゲート絶縁膜に直接電圧が加わらない。一方、ショ
ットキーセルに隣接した溝部では、pn接合による空乏
層が形成されないため、ゲート絶縁膜に直接電圧が加わ
ってしまう。このため、パワーMISFETのゲート耐
圧が低くなる。 【0013】ショットキーバリアダイオード素子は、半
導体に金属電極を接合することによって形成されるが、
この金属接合部の端部において電界が集中するため、シ
ョットキーバリアダイオード素子の耐圧が低くなる。 【0014】本発明の目的は、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることが可能な技術を
提供することにある。 【0015】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、設計の自由度を確保
することが可能な技術を提供することにある。 【0016】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、ショットキーバリア
ダイオード素子の耐圧を高めることが可能な技術を提供
することにある。 【0017】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、パワートランジスタ
のソース/ドレイン間の耐圧を高めることが可能な技術
を提供することにある。 【0018】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【0019】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 (1)本発明の半導体装置は、半導体基板の主面に第1
および第2領域を有し、前記第1および第2領域内には
それぞれ複数の第1および第2導電体が形成され、前記
第1領域内の隣接する第1導電体間には、第1半導体領
域と、前記第1半導体領域内にあって第1半導体領域と
逆の導電型を持つ第2半導体領域とが形成され、前記第
2領域内の隣接する第2導電体間には、前記第2半導体
領域と同導電型でかつ第2半導体領域より低濃度の第3
半導体領域が形成され、前記第2領域の半導体基板上に
は金属が形成され、前記第3半導体領域は、前記金属と
接触する金属接触領域を有し、前記金属は前記第2半導
体領域と電気的に接続され、前記第1領域内の隣接する
第1導電体の中心間距離は、前記第2領域内の隣接する
第2導電体の中心間距離よりも小さいことを特徴とする
半導体装置である。 (2)前記手段(1)に記載の半導体装置において、前
記第1および第2導電体は前記半導体基板内に形成され
た溝内に、絶縁膜を介在して形成され、前記第3半導体
領域は、前記第1領域の第1半導体領域下にも形成さ
れ、前記第1領域内においては、前記第1導電体、第2
半導体領域、第3半導体領域をそれぞれゲート、ソー
ス、ドレインとするMISFETが形成されていること
を特徴とする半導体装置である。 (3)前記手段(2)に記載の半導体装置において、前
記第2領域の隣接する第2導電体の中心間距離は、前記
半導体基板に垂直な面内における前記溝の深さよりも大
きいことを特徴とする半導体装置である。 (4)前記手段(2)に記載の半導体装置において、前
記第2領域の第3半導体領域内にあって、前記第3半導
体領域と逆の導電型を持ち、前記金属接触領域の端部、
および第2導電体を囲うように形成された第4半導体領
域を含むことを特徴とする半導体装置である。 (5)前記手段(4)に記載の半導体装置において、前
記第4半導体領域はガードリングであることを特徴とす
る半導体装置である。 (6)前記手段(4)に記載の半導体装置において、前
記第2領域内の隣接する第2導電体の中心間距離は、前
記第1領域内の隣接する第1導電体の中心間距離の2倍
より小さくないことを特徴とする半導体装置である。 (7)前記手段(1)に記載の半導体装置において、前
記第2領域の金属と第3半導体領域はショットキー接合
を形成することを特徴とする半導体装置である。 (8)前記手段(1)に記載の半導体装置において、前
記第1領域と第2領域は互いに隣接し、それぞれ複数形
成されていることを特徴とする半導体装置である。 (9)前記手段(1)に記載の半導体装置において、前
記第1領域と第2領域は隣接し、前記第1領域は複数、
前記第2領域は単数が形成されていることを特徴とする
半導体装置である。 (10)本発明の半導体装置は、半導体基板の主面に第
1および第2領域を有し、前記第1および第2領域内に
はそれぞれ複数の第1および第2導電体が形成され、前
記第1領域内の隣接する第1導電体間には、第1半導体
領域と、前記第1半導体領域内にあって第1半導体領域
と逆の導電型を持つ第2半導体領域とが形成され、前記
第2領域内の隣接する第2導電体間には、前記第2半導
体領域と同導電型でかつ第2半導体領域より低濃度の第
3半導体領域が形成され、前記第2領域の半導体基板上
には金属が形成され、前記第3半導体領域は、前記金属
と接触する金属接触領域を有し、前記金属は前記第2半
導体領域と電気的に接続され、前記第2領域の第3半導
体領域内にあって、前記第3半導体領域と逆の導電型を
持ち、前記金属接触領域の端部、および第2導電体を囲
うように形成された第4半導体領域を含むことを特徴と
する半導体装置である。 (11)前記手段(10)に記載の半導体装置におい
て、前記第3半導体領域は、前記第1領域の第1半導体
領域下にも形成され、前記第1および第2導電体と前記
半導体基板との間には、それぞれ第1および第2絶縁膜
が形成され、前記第1領域においては、前記第1導電
体、第2半導体領域、第3半導体領域をそれぞれゲー
ト、ソース、ドレインとするMISFETが形成されて
いることを特徴とする半導体装置である。 (12)前記手段(11)に記載の半導体装置におい
て、前記第1および第2導電体は、前記半導体基板内に
形成された溝内に、前記第1および第2絶縁膜を介在し
て形成されることを特徴とする半導体装置である。 (13)前記手段(11)に記載の半導体装置におい
て、前記第2領域の金属と第3半導体領域はショットキ
ー接合を形成することを特徴とする半導体装置である。 (14)前記手段(11)に記載の半導体装置におい
て、前記半導体基板に垂直な面内における前記第4半導
体領域の深さは、前記第1半導体領域の深さよりも深い
ことを特徴とする半導体装置である。 (15)前記手段(11)に記載の半導体装置におい
て、前記第2領域の半導体基板主面上にあって、前記金
属接触領域の端面を含む領域に、前記第1および第2絶
縁膜よりも厚い第3絶縁膜が形成されていることを特徴
とする半導体装置である。 (16)本発明の半導体装置は、半導体基板の主面に第
1および第2領域を有し、前記第1および第2領域内に
はそれぞれ複数の第1および第2導電体が形成され、前
記第1領域内の隣接する第1導電体間には、第1半導体
領域と、前記第1半導体領域内にあって第1半導体領域
と逆の導電型を持つ第2半導体領域とが形成され、前記
第2領域内の隣接する第2導電体間には、前記第2半導
体領域と同導電型でかつ第2半導体領域より低濃度の第
3半導体領域が形成され、前記第3半導体領域の下には
第3半導体領域と同導電型で、かつ第3半導体領域より
高濃度の第4半導体領域が形成され、前記第2領域の半
導体基板上には金属が形成され、前記金属は前記第2半
導体領域と電気的に接続され、前記第3半導体領域は、
前記金属と接触しショットキー接合を形成していること
を特徴とする半導体装置である。 (17)本発明の半導体装置は、半導体基板の主面に第
1および第2領域を有し、前記第1および第2領域内に
はそれぞれ複数の第1および第2導電体が形成され、前
記第1領域内の隣接する第1導電体間には、第1半導体
領域と、前記第1半導体領域内にあって第1半導体領域
と逆の導電型を持つ第2半導体領域とが形成され、前記
第2領域内の隣接する第2導電体間には、前記第2半導
体領域と同導電型でかつ第2半導体領域より低濃度の第
3半導体領域が形成され、前記第2領域の半導体基板上
には金属が形成され、前記金属は前記第2半導体領域と
電気的に接続され、前記第3半導体領域は、前記金属と
接触しショットキー接合が形成され、前記第1領域と第
2領域は隣接し、前記半導体基板に平行な面内におい
て、第2領域は第1領域を囲うように形成されることを
特徴とする半導体装置である。 (18)本発明の半導体装置は、半導体基板の主面に第
1および第2領域を有し、前記第1および第2領域内に
はそれぞれ複数の第1および第2導電体が形成され、前
記第1領域内の隣接する第1導電体間には、第1半導体
領域と、前記第1半導体領域内にあって第1半導体領域
と逆の導電型を持つ第2半導体領域とが形成され、前記
第2領域内の隣接する第2導電体間には、前記第2半導
体領域と同導電型でかつ第2半導体領域より低濃度の第
3半導体領域が形成され、前記第1および第2領域の半
導体基板上には、それぞれ第1および第2金属が形成さ
れ、前記第1金属は前記第2半導体領域と電気的に接続
され、前記第2金属は前記第3半導体領域と接触しショ
ットキー接合が形成され、前記第1金属と第2金属は電
気的に接続され、前記第1金属の仕事関数よりも前記第
2金属の仕事関数の方が大きいことを特徴とする半導体
装置である。 (19)本発明の半導体装置は、半導体基板の主面に第
1および第2領域を有し、前記第1および第2領域内に
はそれぞれ複数の第1および第2導電体が形成され、前
記第1領域内の隣接する第1導電体間には、第1半導体
領域と、前記第1半導体領域内にあって第1半導体領域
と逆の導電型を持つ第2半導体領域とが形成され、前記
第2領域内の隣接する第2導電体間には、前記第2半導
体領域と同導電型でかつ第2半導体領域より低濃度の第
3半導体領域が形成され、前記第1領域の第1半導体領
域下には、前記第3半導体領域と同導電型でかつ前記第
3半導体領域より高濃度の第4半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、前記
金属は前記第2半導体領域と電気的に接続され、前記金
属は前記第3半導体領域と接触しショットキー接合が形
成されていることを特徴とする半導体装置である。 (20)前記手段(19)に記載の半導体装置におい
て、前記第1および第2導電体は前記半導体基板内に形
成された溝内に、絶縁膜を介在して形成され、前記第1
領域内においては、前記第1導電体、第2半導体領域、
第4半導体領域をそれぞれゲート、ソース、ドレインと
するMISFETが形成されていることを特徴とする半
導体装置である。 (21)前記手段(19)に記載の半導体装置におい
て、前記第2領域の第3半導体領域内にあって、前記第
3半導体領域と逆の導電型を持ち、前記ショットキー接
合部の端部を囲うように形成された第4半導体領域を含
むことを特徴とする半導体装置である。 【0020】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。 【0021】(実施形態1)本実施形態では、同一の半
導体基板にトレンチゲート構造のパワーMISFET及
びショットキーバリアダイオード素子を有する半導体装
置に本発明を適用した例について説明する。 【0022】図1は、本発明の実施形態1である半導体
装置の等価回路図であり、図2は、図1の半導体装置の
概略構成を示すチップレイアウト図であり、図3は、図
2の一部を拡大した模式的平面図であり、図4は、図3
のA−A線に沿う模式的断面図である。 【0023】図1に示すように、本実施形態の半導体装
置は、パワーMISFET−Q、ボディダイオード素子
BD及びショットキーバリアダイオード素子SBDを有
する構成となっている。これらの素子(Q,BD,SB
D)は同一の半導体基板に搭載され、ボディダイオード
素子BD及びショットキーバリアダイオード素子SBD
はパワーMISFET−Qに対して並列に接続されてい
る。ボディダイオード素子BD及びショットキーバリア
ダイオード素子SBDにおいて、夫々のカソード領域は
パワーMISFET−Qのドレイン領域に接続され、夫
々のアノード領域はパワーMISFET−Qのソース領
域に接続されている。パワーMISFET−Qは、微細
パターンのMISFETからなる複数のトランジスタセ
ルを並列に接続して大電力を得る構造になっている。 【0024】本実施形態の半導体装置は、図2乃至図4
に示すように、半導体基板1を主体に構成されている。
半導体基板1としては、例えば、単結晶シリコンからな
るn 型半導体層1aの一主面上に単結晶シリコンから
なるn型半導体層1bが設けられた半導体基板(半導
体基体)を用いている。半導体基板1の一主面と対向す
る他の主面(裏面)には電極16が設けられている。こ
の電極16はドレイン電極として使用され、例えば金
(Au)を主体とする導電性材料で形成されている。 【0025】半導体基板1の一主面の周辺部1Nで囲ま
れた中央部1Mには、溝5によって規定された複数のセ
ルからなるセルアレイ部が設けられている。複数のセル
の中から選択されたセルは、ショットキーバリアダイオ
ード素子が形成されるショットキーセル20Aであり、
複数のセルの中のショットキーセル20Aを除く他のセ
ルは、溝5の中にゲート絶縁膜6を介在して形成された
導電体をゲート電極とするMISFETが形成されるト
ランジスタセル20Bである。本実施形態において、シ
ョットキーセル20A及びトランジスタセル20Bを含
む複数のセルは第2の方向(Y方向)に沿って延在する
ストライプ型で構成されている。また、本実施形態にお
いて、複数のセルは、第2の方向と直行する第1の方向
(Y方向)に沿って、一つのショットキーセル20Aと
二つのトランジスタセル20Bとを交互に配置した構成
となっている。 【0026】各トランジスタセル20BのMISFET
は、図4に示すように、主に、チャネル形成領域、ゲー
ト絶縁膜6、ゲート電極7、ソース領域及びドレイン領
域を有する構成になっている。チャネル形成領域はn
型半導体層1bの主面に設けられたp型半導体領域
(ウエル領域)4で形成されている。ゲート絶縁膜6
は、溝5の内壁に沿って形成され、例えば酸化シリコン
膜で形成されている。ゲート電極7は、溝5の中にゲー
ト絶縁膜6を介在して形成され、例えば抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成されてい
る。ソース領域はp 型半導体領域4の表層部にこのp
型半導体領域4と接して設けられたn型半導体領域
8で形成されている。ドレイン領域はn型半導体層1
b及びn型半導体層1aで形成されている。このMI
SFETは、半導体基板1の主面から深さ方向に向かっ
て、n型半導体領域8からなるソース領域、p型半
導体領域4からなるチャネル形成領域、n型半導体層
1b及びn型半導体層1aからなるドレイン領域が順
次配置された構成になっている。即ち、MISFET
は、半導体基板1の厚さ方向に電流が流れる縦型で構成
され、更に、ソース領域とドレイン領域との間(ゲート
電極下)のチャネル形成領域に電子のチャネル(導電通
路)ができるnチャネル導電型で構成されている。 【0027】p型半導体領域4の主面にはp型半導
体領域12が設けられている。このp型半導体領域1
2は、半導体基板1の一主面から深さ方向に伸びる厚さ
がn 型半導体領域8よりも厚く形成され、p型半導
体領域4と接触している。 【0028】半導体基板1の主面上には、ゲート電極7
上を覆うようにして例えば酸化シリコン膜からなる層間
絶縁膜9が形成されている。層間絶縁膜9の上層には例
えばアルミニウム(Al)若しくはアルミニウム合金か
らなる電極14及び電極15(図2参照)が形成されて
いる。電極14は、層間絶縁膜9に形成された接続孔1
0を通してトランジスタセル20Bのn型半導体領域
8及びp型半導体領域12と電気的に接続され、更に
層間絶縁膜9に形成された接続孔10を通してショット
キーセル20Aの内部におけるn型半導体層1bと電
気的に接続されている。電極15は、層間絶縁膜に形成
された接続孔を通して、ゲート電極7と一体に形成され
たゲート引き出し用配線と電気的に接続されている。 【0029】各ショットキーセル20Aのショットキー
バリアダイオード素子は、n型半導体層1bと電極1
4とのショットキー接合によって形成され、n型半導
体層1bをカソード領域、電極14をアノード領域とす
る構成になっている。即ち、電極14は、ソース電極及
びアノード電極として使用されている。 【0030】各ショットキーセル20Aのセル幅(互い
に向かい合う二つの溝5の一方の中心から他方の中心ま
での距離)yは、トランジスタセル20Bのセル幅(互
いに向かい合う二つの溝5の一方の中心から他方の中心
までの距離)xよりも大きく設定されている。また、各
ショットキーセル20Aの平面面積は、トランジスタセ
ル20Bの平面面積よりも大きく設定されている。 【0031】ここで、一つの半導体基板に対してショッ
トキーバリアダイオード素子SBDとパワーMISFE
T−Qとが占有する割合を一定にした場合、トランジス
タセル20Bのセル幅xよりもショットキーセル20A
のセル幅yを大きくして(20Bのセル幅x<20Aの
セル幅)、ショットキーセル20Aの個数を減らすこと
によって溝5の個数を減らすことができるため、半導体
基板1の平面サイズを小さくすることができる。一方、
ショットキーセル20Aのセル幅yよりもトランジスタ
セル20Bのセル幅xを大きくして(20Bのセル幅x
>20Aのセル幅y)、トランジスタセル20Bの個数
を減らす場合においても半導体基板1の平面サイズを小
さくすることができる。しかしながら、パワーMISF
ET−Qにおいては低オン抵抗化が要求されており、低
オン抵抗化を図るためにはトランジスタセル20Bのセ
ルサイズを小さくして単位面積当たりのチャネル幅を大
きくする必要がある。従って、半導体基板1の平面サイ
ズを小さくして半導体装置の小型化を図るためには、ト
ランジスタセル20Bのセル幅xよりもショットキーセ
ル20Aのセル幅yを大きくしてショットキーセル20
Aの個数を減らす方が望ましい。 【0032】同一の半導体基板にトレンチゲート構造の
パワーMISFETとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーMISFET−Qの特性、ショットキーバリ
アダイオード素子SBDのVF(順方向電圧)特性から
その特性を満たすのに必要となるパワーMISFET−
Qの面積とショットキーバリアダイオード素子SBDの
面積が決定されるため、パワーMISFET−Qの面積
とショットキーバリアダイオード素子SBDの面積との
割合を顧客ニーズに合わせて自由に変化させることが必
要である。パワーMISFET−Qの面積とショットキ
ーバリアダイオード素子SBDの面積との割合を変化さ
せる方法としては以下に示す二つの方法が考えられる。 【0033】第1の方法は、ショットキーセル20Aと
トランジスタセル20Bとが交互に並んだパターンでシ
ョットキーセル20Aのセル幅yとトランジスタセル2
0Bのセル幅xとを異なる寸法に設定し、ショットキー
セル20Aとトランジスタセル20Bとのセルサイズを
変化させてパワーMISFET−Qの面積とショットキ
ーバリアダイオード素子SBDの面積との割合を変え
る。この方法においては、ショットキーセル20Aのセ
ルサイズとトランジスタセル20Bのセルサイズとが等
しい場合、パワーMISFET−Qの面積とショットキ
ーバリアダイオード素子SBDの面積との割合が等しく
なる。 【0034】第2の方法は、ショットキーセル20Aと
トランジスタセル20Bとのセル数の比を変化させてパ
ワーMISFET−Qの面積とショットキーバリアダイ
オード素子SBDの面積との割合を変える。 【0035】チップのレイアウトでは、顧客ユーザが要
求するパワーMISFET−Qの特性、ショットキーバ
リアダイオード素子SBDのVF特性からその特性を満
たすのに必要となるパワーMISFET−Qの面積とシ
ョットキーバリアダイオード素子SBDの面積とを決定
する。この時、顧客ユーザが要求するパワーMISFE
T−Qの特性、ショットキーバリアダイオード素子SB
DのVF特性は、設計する回路によって違うため、設計
の自由度が必要になる。 【0036】そこで、前記第1の方法、若しくは前記第
2の方法を行うが、先に述べた面積効率の理由により、
ショットキーセル20Aはセル幅yを大きくして出来る
だけまとめて配置する方が望ましい。また、ショットキ
ーバリアダイオード素子SBDが必要となる同期整流用
MISFET−Q2(図19参照)では、低オン抵抗化
が必要とされるため、トランジスタセル20Bは出来る
限り小さくする。セルサイズを小さくすると単位面積当
たりのチャネル幅(電流経路)が増えるため、オン抵抗
を低くすることができる。従って、ショットキーセル2
0Aのセル幅yをトランジスタセル20Bのセル幅xよ
りも大きくして、ショットキーセル20Aのセルサイズ
をトランジスタセル20Bのセルサイズよりも大きくす
ることにより、同一の半導体基板1にパワートランジス
タ−Q及びショットキーバリアダイオード素子SBDを
混載する半導体装置において、設計の自由度を確保する
ことができる(設計の自由度を高めることができる)。 【0037】(実施形態2)図5は、本発明の実施形態
2である半導体装置の概略構成を示すチップレイアウト
図であり、図6は、図5に示す領域Cの部分を拡大した
模式的平面図であり、図7は、図5に示す領域Dの部分
を拡大した模式的断面図であり、図8は、図5のB−B
線に沿う模式的断面図であって、中間部分を省略した模
式的断面図であり、図9は、図5のC−C線に沿う模式
的断面図であって、中間部分を省略した模式的断面図で
あり、図10は、図8の一部を拡大した模式的断面図で
あり、図11は、図9の一部を拡大した模式的断面図で
ある。 【0038】本実施形態の半導体装置は、基本的に前述
の実施形態1と同様の構成になっており、以下の構成が
異なっている。 【0039】前述の実施形態1では複数のショットキー
セル20Aを並列に接続して等価的に一つのショットキ
ーバリアダイオード素子SBDを構成しているが、本実
施形態では、図5に示すように、一つのショットキーセ
ル20Aで一つのショットキーバリアダイオード素子S
BDを構成している。また、本実施形態では、図6及び
図8に示すように、ショットキーセル20Aにp型半
導体領域2からなるガードリングが設けられている。ま
た、本実施形態では、図7及び図9に示すように、半導
体基板1の一主面の周辺部1Nに、p型半導体領域
(ウエル領域)2からなるガードリングが設けられてい
る。 【0040】図5乃至図7に示すように、半導体基板1
の一主面のセルアレイ部には、複数のトランジスタセル
20Bと一つのショットキーセル20Aが配置されてい
る。複数のトランジスタセル20Bは二つのトランジス
タセル群に分割され、各トランジスタセル群のトランジ
スタセル20Bは第1の方向(X方向)に沿って敷き詰
めた状態で配置されている。 【0041】ショットキーセル20Aは二つのトランジ
スタセル群の間に配置され、この二つのトランジスタセ
ル群によって挟まれている。ショットキーセル20Aの
セル幅yはトランジスタセル20Bのセル幅xよりも大
幅に広く設定されている。このように、トランジスタセ
ル20Bのセル幅xよりもショットキーセル20Aのセ
ル幅yを大きくして(20Bのセル幅x<20Aのセル
幅y)、一つのショットキーバリアダイオード素子SB
Dを構成することにより、前述の実施形態1のように複
数のショットキーセル20Aで等価的に一つのショット
キーバリアダイオード素子SBDを構成する場合と比較
して溝5の個数を大幅に減らすことができるため、半導
体基板1の平面サイズを最も小さくすることができる。
即ち、ショットキーバリアダイオード素子SBDでは、
ショットキーセル20Aのセル幅yを大きくしてセル数
を少なくし、パワーMISFET−Qでは、トランジス
タセル20Bのセル幅xを小さくしてセル数を増やすこ
とにより、パワーMISFET−Qの低オン抵抗化及び
半導体装置の小型化を図ることができる。 【0042】図6及び図7に示すように、ショットキー
セル20Aとトランジスタセル20Bとの間に位置する
溝5、及びトランジスタセル20B間に位置する溝5
は、第2の方向(Y方向)に沿って延在し、セルアレイ
部を囲むように周辺部1Nに沿って延在する溝5と一体
化されている。ガードリングであるp型半導体領域2
は、ショットキーセル20Aとトランジスタセル20B
との間に位置する溝5、及びセルアレイ部を囲むように
して延在する溝5に沿って形成されている。 【0043】図8に示すように、ショットキーセル20
Aに設けられたp型半導体領域2は、n型半導体層
1bに形成され、半導体基板1の一主面(n型半導体
層1bの一主面)から深さ方向に向かって伸びている。
ショットキーセル20Aにおいて、n型半導体層1b
と電極14とのショットキー接合による接合部の端部、
即ちショットキーセル20Aに接触するバリア金属の端
部は、ショットキーセル20Aに設けられたp型半導
体領域2の領域で終端している。 【0044】ショットキーセル20Aのp型半導体領
域2は溝5の深さよりも深く拡散されており、ショット
キーセル20Aとトランジスタセル20Bとの間に位置
する溝5、即ちショットキーセル20Aを規定する溝5
は、このp型半導体領域2の中に形成されている。 【0045】トランジスタセル20Bとショットキーセ
ル20Aとの間に位置するゲート電極7は、ショットキ
ーセル20A側に引き出されたゲート引き出し用配線7
Aと一体に形成されている。ショットキーセル20Aに
おいて、ゲート引き出し用配線7Aとn型半導体層1
bの主面(半導体基板1の主面)との間には、ゲート絶
縁膜6よりも膜厚が厚いフィールド絶縁膜3が形成され
ている。このフィールド絶縁膜3は、熱酸化法によって
選択的に形成されている。 【0046】図9に示すように、周辺部1Nに設けられ
たp型半導体領域2は、n型半導体層1bに形成さ
れ、半導体基板1の主面から深さ方向に向かって伸びて
いる。このp型半導体領域2は、溝5の深さよりも深
く拡散されており、周辺部1Nとこの周辺部1Nと隣り
合うトランジスタセル20Bとの間に配置された溝5
は、p型半導体領域2の中に形成されている。 【0047】パワーMISFET−Qの基本的な性能で
ある耐圧(ソース/ドレイン間耐圧)は、ドレイン領域
であるn型半導体層1bとチャネル形成領域であるp
型半導体領域4とのpn接合耐圧で決定される。この
pn接合耐圧は、ゲート電極及びソース領域を接地した
状態で、ドレイン領域に正の電圧を印加した時(BVD
SS状態)に、アバランシェ降伏電流が流れるまでの電
圧で現される。 【0048】ゲート電極及びソース領域を接地し、ドレ
イン領域に正の電圧を印加してBVDSS状態にした
時、図10及び図11に示すように、p型半導体領域
2とn 型半導体層1bとのpn接合及びp型半導体
領域4とn型半導体層1bとのpn接合に沿って空乏
層19が形成される。n型半導体層1bと電極14と
のショットキー接合による接合部の端部(ショットキー
セル20Aに接触するバリア金属の端部)は、ショット
キーセル20Aに設けられたp型半導体領域2の領域
で終端しているため、接合部の端部25に集中する電界
が空乏層19によって緩和されることから、ショットキ
ーバリアダイオード素子SBDの耐圧を高めることがで
きる。 【0049】ショットキーセル20Aにおいて、p
半導体領域2上における半導体基板1の主面には厚いフ
ィールド絶縁膜3が設けられている。この部分にフィー
ルド絶縁膜3を設けることにより、p型半導体領域2
に伸びる空乏層19の電界を弱めることができるため、
ショットキーバリアダイオード素子の高耐圧化をさらに
図ることができる。 【0050】ショットキーセル20Aのp型半導体領
域2は溝5の深さよりも深く拡散されており、ショット
キーセル20Aとトランジスタセル20Bとの間に位置
する溝5、即ちショットキーセル20Aを規定する溝5
は、このp型半導体領域2の中に形成されている。こ
のように構成することにより、ショットキーセル20A
とトランジスタセル20Bとの間に位置する溝5の底面
部に空乏層が広がるため、ゲート絶縁膜6に直接電圧が
加わらなくなる。この結果、ゲート絶縁膜6に加わる電
圧を低くすることができるため、パワーMISFET−
Qのゲート耐圧を高めることができる。 【0051】MISFET部は、各トランジスタセルが
均一にアバランシェ降伏するため、電流密度が高くなら
ず(局所的に電流が流れないため)破壊しにくい。一
方、周辺部1Nは接合の表面近傍でアバランシェ降伏す
るため、局所的に電流が流れ、破壊しやすい。よって、
型半導体領域2をp型半導体領域4よりも深くし
て(半導体領域の曲率半径を大きくして)MISFET
部の耐圧より周辺部の耐圧を高くする。さらに、p
半導体領域2を溝5よりも深くすることで、より一層ゲ
ート絶縁膜6に加わる電圧を緩和でき、周辺部の耐圧を
向上することができる。 【0052】なお、ショットキーセル20Aの一対の溝
5を包囲するためには、ガードリングであるp型半導
体領域2の横方向の拡散も溝5の深さz以上必要であ
る。 【0053】(実施形態3)図12は、本発明の実施形
態3である半導体装置の概略構成を示すチップレイアウ
ト図である。 【0054】図12に示すように、本実施形態の半導体
装置は、パワーMISFETのトランジスタセルが形成
されるトランジスタ素子形成部(アクティブ領域)21
Aをショットキーバリアダイオード素子SBDが形成さ
れるショットキー素子形成部21Bで囲むようにレイア
ウトされている。このようなレイアウトにおいても、前
述の実施形態1と同様に、半導体基板1の平面サイズ
(チップサイズ)を小さくすることができる。また、半
導体装置の設計の自由度を確保することができる。 【0055】また、ショットキーバリアダイオード素子
は、一般的に金属と半導体との界面で決まる表面デバイ
スのため、パッケージ組立時のダメージ(特にワイヤボ
ンディング時のダメージ)はできるだけ少ない方が望ま
しい。従って、本実施形態のように、パワーMISFE
Tのトランジスタセルが形成されるトランジスタ素子形
成部21Aをショットキー素子形成部21Bで囲むよう
にレイアウトすることにより、ショットキー素子形成部
21Bにワイヤボンディングしなくても組立が可能とな
る。 【0056】(実施形態4)図13は、本発明の実施形
態4である半導体装置の概略構成を示す模式的断面図で
ある。 【0057】図13に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態1と同様の構成となっ
ており、以下の構成が異なっている。 【0058】即ち、ショットキーセル20Aにおいて、
型半導体層1bにこのn型半導体層1bよりも高
不純物濃度のn型半導体領域22が設けられている。
型半導体領域22は、ショットキーセル20Aにお
ける金属半導体界面よりも深い位置に形成されている。
即ち、ショットキーセル20Aは、金属半導体界面より
深い領域の不純物濃度が高濃度化されている。このよう
な構成にすることにより、耐圧を確保しながら、ショッ
トキーバリアダイオード素子の寄生抵抗を低減すること
ができる。 【0059】(実施形態5)図14は、本発明の実施形
態5である半導体装置の概略構成を示す模式的断面図で
ある。 【0060】図14に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態2と同様の構成となっ
ており、以下の構成が異なっている。 【0061】即ち、ショットキーセル20Aの半導体に
接合される金属とトランジスタセル20Bの半導体に接
合される金属とが異なっており、トランジスタセル20
Bにおける金属接合の障壁高さq*ΦBよりもショット
キーセル20Aにおける金属接合の障壁高さq*ΦBの
方が高くなっている。本実施形態において、ショットキ
ーセル20Aには例えばアルミニウム(Al)若しくは
アルミニウム合金からなる電極14が接合され、トラン
ジスタセル20Bには例えばチタンタングステン(Ti
W)からなる金属膜13が接合されている。 【0062】ショットキーバリアダイオード素子内蔵の
パワーMISFETでは、数アンペアの電流を流すの
で、大面積のショットキーバリアダイオード素子が必要
とされるが、ショットキーバリアダイオード素子の面積
が大きくなるとリーク電流が懸念される。そこで、異な
る金属を用いて、トランジスタセル20Bにおける金属
接合の障壁高さqΦBよりもショットキーセル20Aに
おける金属接合の障壁高さqΦBの方を高くすることに
より、リーク電流を低減することができる。 【0063】一般的に、電子にとっての障壁高さはq*
ΦBと表される。ここで、q:電子の電荷量、 ΦB=ΦM−χ ΦM:金属の仕事関数、χ:電子親
和力である。 【0064】従って、トランジスタセル20Bにおける
金属接合の障壁高さq*ΦBよりもショットキーセル2
0Aにおける金属接合の障壁高さq*ΦBの方を高くす
るためには、トランジスタセル20Bに接合される金属
よりも仕事関数ΦMが高い金属をショットキーセル20
Aの接合に用いればよい。本実施形態において、ショッ
トキーセル20Aとの接合にはAl若しくはAl合金が
用いられ、トランジスタセル20Bとの接合にはTiW
が用いられているが、Al及びAl合金はTiWよりも
仕事関数ΦMが高い。 【0065】(実施形態6)図15は、本発明の実施形
態6である半導体装置の概略構成を示す模式的断面図で
ある。 【0066】図15に示すように、ショットキーセル2
0Aのショットキーバリアダイオード素子は、n型半
導体層1bと電極14とのショットキー接合によって形
成されている。トランジスタセル20BのMISFET
のドレイン領域は、n型半導体層1bにチャネル形成
領域であるp型半導体領域4と接して設けられたn型
半導体領域(ウエル領域)17及びn型半導体層1a
で構成されている。n型半導体領域17は、n型半導
体基板1aよりも低不純物濃度で形成され、n 型半導
体層1bよりも高不純物濃度で形成されている。即ち、
MISFETのドレイン領域は、チャネル形成領域側の
不純物濃度がn型半導体層1bよりも高不純物濃度に
設定されている。 【0067】パワーMISFETの耐圧は、チャネル形
成領域であるp型半導体領域4とドレイン領域とのp
n接合耐圧であるから、空乏層がp型領域とn型領域の
両方に伸びる。一方ショットキーバリアダイオード素子
の耐圧は、金属とn型カソード領域のショットキー接合
耐圧であるから、空乏層がn型カソード領域にしか伸び
ない。このため、同じ不純物濃度のn型領域に夫々形成
してしまうと、必ずショットキーバリアダイオード素子
の耐圧の方が低くなってしまう。 【0068】パワーMISFETの耐圧よりもショット
キーバリアダイオード素子の耐圧が低い状態では、常に
ショットキーバリアダイオード素子で降伏することにな
るので、信頼性が低くなってしまう。パワーMISFE
Tの方の耐圧が低い場合、バルク内のpn接合で降伏す
るから特性変動が起こりにくい。一方、ショットキーバ
リアダイオード素子の方の耐圧が低い場合、ショットキ
ーバリアダイオード素子は界面デバイスであるから降伏
時に発生するキャリアによって特性変動が起こりやす
い。 【0069】このような問題を解決するためには、MI
SFETのn型ドレイン領域よりもショットキーバリア
ダイオード素子のn型カソード領域の方を低不純物濃度
にすれば良い。このような構成にすることにより、パワ
ーMISFETの耐圧を低く、ショットキーバリアダイ
オード素子の耐圧を高くすることができる。 【0070】なお、本実施形態では、トレンチゲート構
造のパワーMISFET及びショットキーバリアダイオ
ード素子を有する半導体装置に本発明を適用した例につ
いて説明したが、本発明は、プレーナ構造のパワーMI
SFET及びショットキーバリアダイオード素子を有す
る半導体装置や、横型二重拡散(LD:Lateral
Double Diffusion Self−al
igned)構造のパワーMISFET及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。 【0071】(実施形態7)図16は、本発明の実施形
態7である半導体装置の概略構成を示す模式的断面図で
ある。 【0072】図16に示すように、ショットキーセル2
0Aにおけるショットキーバリアダイオード素子の金属
接合は、半導体基板1の一主面に設けられた溝18の底
面部で行われている。隣(P)が導入されたn型半導
体層1bは、熱酸化工程で表面に燐が偏析し、初期状態
よりも高濃度になってしまう。この偏析によって高濃度
になってしまった表面部分を掘り下げて溝18を形成
し、この溝18の内部の底面部において、ショットキー
セル20Aにおけるショットキーバリアダイオード素子
の金属接合を行うことにより、ショットキーバリアダイ
オード素子をより高耐圧化することができる。 【0073】(実施形態8)本実施形態では、プレーナ
構造のパワーMISFET及びショットキーバリアダイ
オード素子を有する半導体装置に本発明を適用した例に
ついて説明する。 【0074】図17は、本発明の実施形態8である半導
体装置の概略構成を示す模式的断面図である。 【0075】図17に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態6と同様の構成になっ
ており、以下の構成が異なっている。 【0076】即ち、トランジスタセル20BのMISF
ETは、半導体基板1の主面(n型半導体層1bの主
面)上にゲート絶縁膜6を介在してゲート電極7が配置
された構造になっている。 【0077】このようなプレーナ構造のパワーMISF
ET及びショットキーバリアダイオード素子を有する半
導体装置においても、前述の実施形態6と同様に、MI
SFETのn型ドレイン領域よりもショットキーバリア
ダイオード素子のn型カソード領域の方を低不純物濃度
にすることにより、前述の実施形態6と同様に、パワー
MISFETの耐圧を低く、ショットキーバリアダイオ
ード素子の耐圧を高くすることができる。 【0078】(実施形態9)本実施形態では、横型二重
拡散構造のパワーMISFET及びショットキーバリア
ダイオード素子を有する半導体装置に本発明を適用した
例について説明する。 【0079】図18は、本発明の実施形態9である半導
体装置の概略構成を示す模式的断面図である。 【0080】図18に示すように、ショットキーセルの
ショットキーバリアダイオード素子は、n型半導体層
1bと電極24Aとのショットキー接合によって形成さ
れている。トランジスタセルのMISFETは、電流が
半導体基板1の表面方向に流れる横型構造になってい
る。 【0081】トランジスタセルのMISFETは、主
に、チャネル形成領域、ゲート絶縁膜6、ゲート電極
7、ソース領域及びドレイン領域を有する構成となって
いる。チャネル形成領域は、n型半導体層1bの主面
に設けられたp型半導体領域4で形成されている。ゲ
ート絶縁膜6は、n型半導体層1bの主面上であって
チャネル形成領域と向かい合って設けられている。ゲー
ト電極7は、n型半導体層1bの主面上にゲート絶縁
膜6を介在して設けられている。ソース領域は、p
半導体領域4の表層部にこのp型半導体領域4と接し
て設けられたn型半導体領域8で形成されている。ド
レイン領域は、チャネル形成領域であるp型半導体領
域4と接してn型半導体層1bに設けられたn型半導
体領域17と、n型半導体層1bの主面であって、p
型半導体領域4から離間してn型半導体領域17の中
に設けられたn型半導体領域23とで形成されてい
る。n型半導体領域17は、n型半導体領域23より
も低不純物濃度で形成され、n型半導体層1bよりも
高不純物濃度で形成されている。即ち、本実施形態のM
ISFETにおいても、ドレイン領域のチャネル形成領
域側の不純物濃度がn型半導体層1bよりも高不純物
濃度に設定されている。 【0082】p型半導体領域4の主面にはp型半導
体領域12が設けられ、このp型半導体領域12及び
型半導体領域8には層間絶縁膜9に形成された接続
孔を通してソース電極24Bが電気的に接続されてい
る。即ち、トランジスタセルのMISFETは、ソース
領域とチャネル形成領域とが同一の電位に電位固定され
る。 【0083】n型半導体領域23には層間絶縁膜9に
形成された接続孔を通してドレイン電極24Cが電気的
に接続されている。ショットキーセルにおいて、n
半導体層1bには、層間絶縁膜9に形成された接続孔を
通して電極24Aが電気的に接続されている。 【0084】ショットキーセルのショットキーバリアダ
イオード素子は、n型半導体層1bと電極24Aとの
ショットキー接合によって形成されている。一方、トラ
ンジスタセルMISFETは、ドレイン領域のチャネル
形成領域側の不純物濃度がn 型半導体層1bよりも高
不純物濃度になっている。即ち、本実施形態において
も、前述の実施形態6と同様に、MISFETのドレイ
ン領域のチャネル形成領域側の領域よりもショットキー
バリアダイオード素子のカソード領域の方が低不純物濃
度になっているため、前述の実施形態6と同様に、パワ
ーMISFETの耐圧よりもショットキーバリアダイオ
ード素子の耐圧を高くすることができる。 【0085】なお、前述の実施形態1〜5では、同一の
基板にトレンチゲート構造のパワーMISFET及びシ
ョットキーバリアダイオード素子を混載した半導体装置
について説明したが、実施形態1〜5において実施した
本発明は、プレーナ構造のパワーMISFET及びショ
ットキーバリアダイオード素子を有する半導体装置や、
横型二重拡散構造のパワーMISFET及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。 【0086】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。 【0087】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 【0088】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることができる。 【0089】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、設計の自由度を確保する
ことができる。 【0090】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、ショットキーバリアダイ
オード素子の耐圧を高めることができる。 【0091】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、パワートランジスタの耐
圧(ソース/ドレイン間の耐圧)を高めることができ
る。

【図面の簡単な説明】 【図1】本発明の実施形態1である半導体装置の等価回
路図である。 【図2】図1の半導体装置の概略構成を示すチップレイ
アウト図である。 【図3】図2の一部を拡大した模式的平面図である。 【図4】図3のA−A線に沿う模式的断面図である。 【図5】本発明の実施形態2である半導体装置の概略構
成を示すチップレイアウト図である。 【図6】図5の一部分である領域Cを拡大した模式的平
面図である。 【図7】図5の一部分である領域Dを拡大した模式的平
面図である。 【図8】図5のB−B線に沿う模式的断面図であって、
中間部分を省略した模式的断面図である。 【図9】図5のC−C線に沿う模式的断面図であって、
中間部分を省略した模式的断面図である。 【図10】図8の一部を拡大した模式的断面図である。 【図11】図9の一部を拡大した模式的断面図である。 【図12】本発明の実施形態3である半導体装置の概略
構成を示すチップレイアウト図である。 【図13】本発明の実施形態4である半導体装置の概略
構成を示す模式的断面図である。 【図14】本発明の実施形態5である半導体装置の概略
構成を示す模式的断面図である。 【図15】本発明の実施形態6である半導体装置の概略
構成を示す模式的断面図である。 【図16】本発明の実施形態7である半導体装置の概略
構成を示す模式的断面図である。 【図17】本発明の実施形態8である半導体装置の概略
構成を示す模式的断面図である。 【図18】本発明の実施形態9である半導体装置の概略
構成を示す模式的断面図である。 【図19】従来の一般的な同期整流方式のDC/DCコ
ンバータの回路図である。 【図20】図19に示すメインスイッチ用パワーMIS
FET及び同期整流用パワーMISFETのタイミング
チャートである。 【符号の説明】 1…半導体基板、1a…n型半導体層、1b…n
半導体層、2…p型半導体領域(ウエル領域)、3…
フィールド絶縁膜、4…p型半導体領域(ウエル領
域)、5,18…溝、6…ゲート絶縁膜、7…ゲート電
極、8…n型半導体領域、9…層間絶縁膜、10,1
1…接続孔、12…p型半導体領域、13…金属膜、
14,15,16…電極、17…n型半導体領域、20
A…ショットキーセル、20B…トランジスタセル、2
1A…トランジスタ素子形成部、21B…ショットキー
素子形成部、Q,Q1,Q2…パワーMISFET、S
BD…ショットキーバリアダイオード素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/088 H01L 27/08 102A 29/872 (72)発明者 中沢 芳人 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 4M104 AA01 BB01 BB02 BB09 BB14 CC03 CC05 FF01 FF10 FF35 GG03 GG09 GG18 HH20 5F048 AC10 BA01 BB05 BD07 BE02 BG01 BG12 BH05

Claims (1)

  1. 【特許請求の範囲】 【請求項1】半導体基板の主面に第1および第2領域を
    有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第2領域の半導体基板上には金属が形成され、 前記第3半導体領域は、前記金属と接触する金属接触領
    域を有し、 前記金属は前記第2半導体領域と電気的に接続され、 前記第1領域内の隣接する第1導電体の中心間距離は、
    前記第2領域内の隣接する第2導電体の中心間距離より
    も小さいことを特徴とする半導体装置。 【請求項2】請求項1に記載の半導体装置において、前
    記第1および第2導電体は前記半導体基板内に形成され
    た溝内に、絶縁膜を介在して形成され、 前記第3半導体領域は、前記第1領域の第1半導体領域
    下にも形成され、 前記第1領域内においては、前記第1導電体、第2半導
    体領域、第3半導体領域をそれぞれゲート、ソース、ド
    レインとするMISFETが形成されていることを特徴
    とする半導体装置。 【請求項3】請求項2に記載の半導体装置において、 前記第2領域の隣接する第2導電体の中心間距離は、前
    記半導体基板に垂直な面内における前記溝の深さよりも
    大きいことを特徴とする半導体装置。 【請求項4】請求項2に記載の半導体装置において、 前記第2領域の第3半導体領域内にあって、前記第3半
    導体領域と逆の導電型を持ち、前記金属接触領域の端
    部、および第2導電体を囲うように形成された第4半導
    体領域を含むことを特徴とする半導体装置。 【請求項5】請求項4に記載の半導体装置において、 前記第4半導体領域はガードリングであることを特徴と
    する半導体装置。 【請求項6】請求項4に記載の半導体装置において、 前記第2領域内の隣接する第2導電体の中心間距離は、
    前記第1領域内の隣接する第1導電体の中心間距離の2
    倍より小さくないことを特徴とする半導体装置。 【請求項7】請求項1に記載の半導体装置において、 前記第2領域の金属と第3半導体領域はショットキー接
    合を形成することを特徴とする半導体装置。 【請求項8】請求項1に記載の半導体装置において、 前記第1領域と第2領域は互いに隣接し、それぞれ複数
    形成されていることを特徴とする半導体装置。 【請求項9】請求項1に記載の半導体装置において、 前記第1領域と第2領域は隣接し、前記第1領域は複
    数、前記第2領域は単数が形成されていることを特徴と
    する半導体装置。 【請求項10】半導体基板の主面に第1および第2領域
    を有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第2領域の半導体基板上には金属が形成され、 前記第3半導体領域は、前記金属と接触する金属接触領
    域を有し、 前記金属は前記第2半導体領域と電気的に接続され、 前記第2領域の第3半導体領域内にあって、前記第3半
    導体領域と逆の導電型を持ち、前記金属接触領域の端
    部、および第2導電体を囲うように形成された第4半導
    体領域を含むことを特徴とする半導体装置。 【請求項11】請求項10に記載の半導体装置におい
    て、 前記第3半導体領域は、前記第1領域の第1半導体領域
    下にも形成され、 前記第1および第2導電体と前記半導体基板との間に
    は、それぞれ第1および第2絶縁膜が形成され、 前記第1領域においては、前記第1導電体、第2半導体
    領域、第3半導体領域をそれぞれゲート、ソース、ドレ
    インとするMISFETが形成されていることを特徴と
    する半導体装置。 【請求項12】請求項11に記載の半導体装置におい
    て、 前記第1および第2導電体は、前記半導体基板内に形成
    された溝内に、前記第1および第2絶縁膜を介在して形
    成されることを特徴とする半導体装置。 【請求項13】請求項11に記載の半導体装置におい
    て、 前記第2領域の金属と第3半導体領域はショットキー接
    合を形成することを特徴とする半導体装置。 【請求項14】請求項11に記載の半導体装置におい
    て、 前記半導体基板に垂直な面内における前記第4半導体領
    域の深さは、前記第1半導体領域の深さよりも深いこと
    を特徴とする半導体装置。 【請求項15】請求項11に記載の半導体装置におい
    て、 前記第2領域の半導体基板主面上にあって、前記金属接
    触領域の端面を含む領域に、前記第1および第2絶縁膜
    よりも厚い第3絶縁膜が形成されていることを特徴とす
    る半導体装置。 【請求項16】半導体基板の主面に第1および第2領域
    を有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第3半導体領域の下には第3半導体領域と同導電型
    で、かつ第3半導体領域より高濃度の第4半導体領域が
    形成され、 前記第2領域の半導体基板上には金属が形成され、 前記金属は前記第2半導体領域と電気的に接続され、 前記第3半導体領域は、前記金属と接触しショットキー
    接合を形成していることを特徴とする半導体装置。 【請求項17】半導体基板の主面に第1および第2領域
    を有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第2領域の半導体基板上には金属が形成され、 前記金属は前記第2半導体領域と電気的に接続され、 前記第3半導体領域は、前記金属と接触しショットキー
    接合が形成され、 前記第1領域と第2領域は隣接し、前記半導体基板に平
    行な面内において、第2領域は第1領域を囲うように形
    成されることを特徴とする半導体装置。 【請求項18】半導体基板の主面に第1および第2領域
    を有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第1および第2領域の半導体基板上には、それぞれ
    第1および第2金属が形成され、 前記第1金属は前記第2半導体領域と電気的に接続さ
    れ、 前記第2金属は前記第3半導体領域と接触しショットキ
    ー接合が形成され、 前記第1金属と第2金属は電気的に接続され、 前記第1金属の仕事関数よりも前記第2金属の仕事関数
    の方が大きいことを特徴とする半導体装置。 【請求項19】半導体基板の主面に第1および第2領域
    を有し、 前記第1および第2領域内にはそれぞれ複数の第1およ
    び第2導電体が形成され、 前記第1領域内の隣接する第1導電体間には、第1半導
    体領域と、前記第1半導体領域内にあって第1半導体領
    域と逆の導電型を持つ第2半導体領域とが形成され、 前記第2領域内の隣接する第2導電体間には、前記第2
    半導体領域と同導電型でかつ第2半導体領域より低濃度
    の第3半導体領域が形成され、 前記第1領域の第1半導体領域下には、前記第3半導体
    領域と同導電型でかつ前記第3半導体領域より高濃度の
    第4半導体領域が形成され、 前記第2領域の半導体基板上には金属が形成され、 前記金属は前記第2半導体領域と電気的に接続され、 前記金属は前記第3半導体領域と接触しショットキー接
    合が形成されていることを特徴とする半導体装置。 【請求項20】請求項19に記載の半導体装置におい
    て、 前記第1および第2導電体は前記半導体基板内に形成さ
    れた溝内に、絶縁膜を介在して形成され、 前記第1領域内においては、前記第1導電体、第2半導
    体領域、第4半導体領域をそれぞれゲート、ソース、ド
    レインとするMISFETが形成されていることを特徴
    とする半導体装置。 【請求項21】請求項19に記載の半導体装置におい
    て、 前記第2領域の第3半導体領域内にあって、前記第3半
    導体領域と逆の導電型を持ち、前記ショットキー接合部
    の端部を囲うように形成された第4半導体領域を含むこ
    とを特徴とする半導体装置。
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