CN106024746B - 一种适用于金属丝键合的trench肖特基芯片及其加工工艺 - Google Patents
一种适用于金属丝键合的trench肖特基芯片及其加工工艺 Download PDFInfo
- Publication number
- CN106024746B CN106024746B CN201610593938.8A CN201610593938A CN106024746B CN 106024746 B CN106024746 B CN 106024746B CN 201610593938 A CN201610593938 A CN 201610593938A CN 106024746 B CN106024746 B CN 106024746B
- Authority
- CN
- China
- Prior art keywords
- trench
- regions
- plane
- bonding area
- plane bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
Abstract
一种适用于金属丝键合的trench肖特基芯片及其加工工艺。涉及一种肖特基芯片及其加工工艺,尤其涉及一种适用于金属丝键合的肖特基芯片及其加工工艺。提供了一种在芯片区域内增加平面键合区域,避免沟槽损伤的适用于金属丝键合的trench肖特基芯片及其加工工艺。所述trench区域上还设有平面键合区,所述平面键合区为光滑平面,所述平面键合区上敷设表面金属。所述trench区域的边缘和平面键合区的边缘分别设有保护环。所述沟槽的内壁经过氧化处理,形成二氧化硅层。本发明便于用户使用,也便于生产者区分键合线路走向,使芯片连接更加直观,便于查找故障点。
Description
技术领域
本发明涉及一种肖特基芯片及其加工工艺,尤其涉及一种适用于金属丝键合的肖特基芯片及其加工工艺。
背景技术
当前,传统平面势垒工艺的肖特基存在反向漏电流与正向导通电压互相限制的问题,选择不同的势垒金属,会导致两种限制情况,一是存在较高的反向漏电流和较低的正向导通电压,这种情况会产生负载过程的反向功耗,二是较低的反向漏电和较高的正向导通电压,较高的正向导通电压,会产生负载过程的正向功耗。而较高的反向功耗与较高的正向功耗都会降低转换效率,或者导致器件在负载过程较高的结温时出现失效。
为了获得良好的折中,出现了沟槽(trench)结构的肖特基芯片技术,就是通过在芯片的正极表面通过蚀刻加工出沟槽,在沟槽内填充多晶硅,以增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流,但是通过蚀刻加工出来的沟槽,在封装过程的金属丝键合工序,容易出现沟槽损伤后的失效。
国家知识产权局2015-12-16公开了一项发明专利申请(申请号:201510546725.5,名称:肖特基二极管工艺方法),具体公开了一种肖特基二极管工艺方法。包含:第1步硅衬底上使用硬掩膜进行沟槽刻蚀;第2步,对硬掩膜进行回刻;第3步,沟槽侧壁氧化层淀积;第4步,氧化层回刻,沟槽底部注入形成P阱并退火;第5步,沟槽内Ti/TiN淀积、钨淀积,以及回刻;第6步,层间介质淀积;第7步,接触金属的淀积、光刻及回刻;第8步,Ti/TiN溅射、铝/铜溅射,再进行光刻及刻蚀。本发明增加硬掩膜的湿法刻蚀,沟槽内金属钨在硅衬底表面水平突出,在接触金属刻蚀时对沟槽内氧化层起保护作用,防止沟槽内氧化层过刻蚀。但是,由于直接在沟槽表面进行金属丝键合及封装,在进行金属丝键合及封装时容易出现沟槽损伤,导致芯片失效。
发明内容
本发明针对以上问题,提供了一种在芯片区域内增加平面键合区域,避免沟槽损伤的适用于金属丝键合的trench肖特基芯片及其加工工艺。
本发明的技术方案是:一种适用于金属丝键合的trench肖特基芯片,包括trench区域,所述trench区域的四周设有氧化层,所述trench区域均布沟槽,所述沟槽内填充有多晶硅材料,所述trench区域的表面敷设表面金属;
所述trench区域上还设有平面键合区,所述平面键合区为光滑平面,所述平面键合区上敷设表面金属。
所述trench区域的边缘和平面键合区的边缘分别设有保护环。
所述沟槽的内壁经过氧化处理,形成二氧化硅层。
所述trench区域与所述平面键合区通过表面金属连接。
所述平面键合区设于trench区域的中心。
所述平面键合区设于trench区域的边缘。
所述平面键合区为设于trench区域的中心的相互对称的两个区域。
所述平面键合区为设于trench区域的边缘的相互对称的两个区域。
一种适用于金属丝键合的trench肖特基芯片的加工工艺,按如下步骤加工:
1)制作氧化层;
2)氧化层光刻、刻蚀;
3)沟槽刻蚀;
4)沟槽内壁氧化处理,形成二氧化硅层;
5)在沟槽内填充多晶硅;
6)多晶硅回刻,去除多余多晶硅;
7)对沟槽表面进行钝化;
8)光刻、刻蚀势垒区;
9)平面键合区和沟槽表面敷设表面金属;
10)进行性能检测,完毕。
本发明中适用于金属丝键合的trench肖特基芯片,trench区域的四周设有氧化层,避免加工过程中芯片损坏。沟槽内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流,提高芯片性能。trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通,同时降低芯片内阻,从而降低芯片功耗。利用平面键合区与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。平面键合区设于trench区域的中心,减少表面金属的用量,降低芯片功耗,同时增大了键合的接触面积,使芯片能承受更高的工作电压和电流。将平面键合区设于trench区域的边缘,减少表面金属的用量,降低芯片功耗,同时增大了键合的接触面积,使芯片能承受更高的工作电压和电流。将平面键合区分为两块,以中心线为轴对称设设于trench区域的中心,使得同一极性能够键合多个器件,便于用户使用,同时也便于生产者区分键合线路走向,使芯片连接更加直观,便于查找故障点。将平面键合区分为两块,以中心线为轴对称设设于trench区域的边缘,减少表面金属用量,降低生产成本,减少芯片内阻,降低芯片功耗。同时,使得同一极性能够键合多个器件,便于用户使用,也便于生产者区分键合线路走向,使芯片连接更加直观,便于查找故障点。
附图说明
图1是本发明的结构示意图,
图2是图1中A处放大结构示意图,
图3是本发明实施例一结构示意图,
图4是本发明实施例二结构示意图,
图5是本发明实施例三结构示意图,
图6是本发明实施例四结构示意图;
图中1是氧化层,2是保护环,3是trench区域,31是沟槽,311是二氧化硅层,4是表面金属,5是平面键合区。
具体实施方式
本发明如图1-2所示,包括trench区域,所述trench区域的四周设有氧化层,避免加工过程中芯片损坏。所述trench区域3均布沟槽31,所述沟槽31内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流,提高芯片性能。所述trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通。所述trench区域3上还设有平面键合区5,所述平面键合区5为光滑平面,平面键合区域5可以设置成与trench区域3处于同一平面上,平面键合区域5可以也可以设置为微高trench区域3,所述平面键合区5上敷设表面金属4。表面金属4具有良好的导电性能,降低芯片内阻,从而降低芯片功耗。利用平面键合区5与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。所述trench区域的边缘和平面键合区的边缘分别设有保护环,使得trench区域与平面平面键合区相互绝缘,避免不必要的连接,降低短路击穿的风险。所述沟槽的内壁经过氧化处理后在形成有二氧化硅层,对沟槽进行保护,避免后续加工中损坏沟槽。
实施例一
如图3所示,所述trench区域的四周设有氧化层,避免加工过程中芯片损坏。所述trench区域3均布沟槽31,所述沟槽31内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流。所述trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通。所述trench区域3上还设有平面键合区5,所述平面键合区5为光滑平面,所述平面键合区5上敷设表面金属4。表面金属4具有良好的导电性能,降低芯片内阻,从而降低芯片功耗。利用平面键合区5与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。所述trench区域的边缘和平面键合区的边缘分别设有保护环,使得trench区域与平面平面键合区相互绝缘,避免不必要的连接,降低短路击穿的风险。所述沟槽的内壁经过氧化处理后在形成有二氧化硅层,对沟槽进行保护,避免后续加工中损坏沟槽。可以根据客户需求将平面键合区设于trench区域的中心,减少表面金属的用量,降低芯片功耗,同时增大了键合的接触面积,使芯片能承受更高的工作电压和电流。
实施例二
如图4所示,所述trench区域的四周设有氧化层,避免加工过程中芯片损坏。所述trench区域3均布沟槽31,所述沟槽31内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流。所述trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通。所述trench区域3上还设有平面键合区5,所述平面键合区5为光滑平面,所述平面键合区5上敷设表面金属4。表面金属4具有良好的导电性能,降低芯片内阻,从而降低芯片功耗。利用平面键合区5与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。所述trench区域的边缘和平面键合区的边缘分别设有保护环,使得trench区域与平面平面键合区相互绝缘,避免不必要的连接,降低短路击穿的风险。所述沟槽的内壁经过氧化处理后在形成有二氧化硅层,对沟槽进行保护,避免后续加工中损坏沟槽。可以根据客户需求将平面键合区设于trench区域的边缘,减少表面金属的用量,降低芯片功耗,同时增大了键合的接触面积,使芯片能承受更高的工作电压和电流。
实施例三
如图5所示,所述trench区域的四周设有氧化层,避免加工过程中芯片损坏。所述trench区域3均布沟槽31,所述沟槽31内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流。所述trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通。所述trench区域3上还设有平面键合区5,所述平面键合区5为光滑平面,所述平面键合区5上敷设表面金属4。表面金属4具有良好的导电性能,降低芯片内阻,从而降低芯片功耗。利用平面键合区5与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。所述trench区域的边缘和平面键合区的边缘分别设有保护环,使得trench区域与平面平面键合区相互绝缘,避免不必要的连接,降低短路击穿的风险。所述沟槽的内壁经过氧化处理后在形成有二氧化硅层,对沟槽进行保护,避免后续加工中损坏沟槽。可以根据客户需求将平面键合区分为两块,以中心线为轴对称设设于trench区域的中心,使得同一极性能够键合多个器件,便于用户使用,同时也便于生产者区分键合线路走向,使芯片连接更加直观,便于查找故障点。
实施例四
如图6所示,所述trench区域的四周设有氧化层,避免加工过程中芯片损坏。所述trench区域3均布沟槽31,所述沟槽31内填充有多晶硅材料,用于增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流。所述trench区域的表面敷设表面金属。利用表面金属良好的导电性能与平面键合区导通。所述trench区域3上还设有平面键合区5,所述平面键合区5为光滑平面,所述平面键合区5上敷设表面金属4。表面金属4具有良好的导电性能,降低芯片内阻,从而降低芯片功耗。利用平面键合区5与外部其他器件进行焊接,避免现有技术在焊接封装时损伤沟槽,导致芯片失效。所述trench区域的边缘和平面键合区的边缘分别设有保护环,使得trench区域与平面平面键合区相互绝缘,避免不必要的连接,降低短路击穿的风险。所述沟槽的内壁经过氧化处理后在形成有二氧化硅层,对沟槽进行保护,避免后续加工中损坏沟槽。可以根据客户需求将平面键合区分为两块,以中心线为轴对称设设于trench区域的边缘,减少表面金属用量,降低生产成本,减少芯片内阻,降低芯片功耗。同时,使得同一极性能够键合多个器件,便于用户使用,也便于生产者区分键合线路走向,使芯片连接更加直观,便于查找故障点。
下面给出了一种适用于金属丝键合的肖特基芯片的加工工艺,按如下步骤加工:
1)制作氧化层;使氧化层均匀覆盖在芯片本体上,使得芯片正负极相互之间绝缘,避免芯片短路击穿。
2)氧化层光刻、刻蚀;在氧化层表面刻蚀除需要刻蚀的沟槽的走向和需要保留的平面键合区,便于工作人员定位加工。
3)沟槽刻蚀;在相应位置刻蚀出用于填充多晶硅的沟槽。
4)沟槽内壁氧化处理,形成二氧化硅层;避免沟槽内壁与多晶硅直接接触,提升芯片的性能同时对沟槽进行保护,避免后续加工中损坏沟槽。
5)在沟槽内填充多晶硅;增加芯片的接触面积降低正向导通电压,通过选择能级较高的势垒金属获得较低的反向漏电流,提升芯片性能。
6)多晶硅回刻,去除多余多晶硅;使沟槽表面(trench区域)平整,便于敷设表面金属。
7)对沟槽表面(trench区域)进行钝化;使得表面金属附着牢固,降低废品率。
8)光刻、刻蚀平面键合区;通过光刻、刻蚀,使平面势垒稍高于沟槽表面,便于与其他器件进行键合。
9)平面键合区和沟槽表面敷设表面金属,通过表面金属将平面键合区与沟槽表面(trench区域)电连接,使得芯片能够实现其功能。
10)进行性能检测,保证出厂产品合格,完毕。
Claims (8)
1.一种适用于金属丝键合的trench肖特基芯片,其特征在于,
包括trench区域,所述trench区域的四周设有氧化层,所述trench区域均布沟槽,所述沟槽内填充有多晶硅材料,所述trench区域的表面敷设表面金属;
所述trench区域上还设有平面键合区,所述平面键合区为光滑平面,所述平面键合区上敷设表面金属;
所述trench区域的边缘和平面键合区的边缘分别设有保护环。
2.根据权利要求1所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述沟槽的内壁经过氧化处理,形成二氧化硅层。
3.根据权利要求2所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述trench区域与所述平面键合区通过表面金属连接。
4.根据权利要求3所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述平面键合区设于trench区域的中心。
5.根据权利要求3所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述平面键合区设于trench区域的边缘。
6.根据权利要求3所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述平面键合区为设于trench区域的中心的相互对称的两个区域。
7.根据权利要求3所述的一种适用于金属丝键合的trench肖特基芯片,其特征在于,所述平面键合区为设于trench区域的边缘的相互对称的两个区域。
8.根据权利要求3所述的一种适用于金属丝键合的trench肖特基芯片的加工工艺,其特征在于,按如下步骤加工:
1)制作氧化层;
2)氧化层光刻、刻蚀;
3)沟槽刻蚀;
4)沟槽内壁氧化处理,形成二氧化硅层;
5)在沟槽内填充多晶硅;
6)多晶硅回刻,去除多余多晶硅;
7)对沟槽表面进行钝化;
8)光刻、刻蚀势垒区;
9)平面键合区和的沟槽表面敷设表面金属;
10)进行性能检测,完毕。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610593938.8A CN106024746B (zh) | 2016-07-25 | 2016-07-25 | 一种适用于金属丝键合的trench肖特基芯片及其加工工艺 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610593938.8A CN106024746B (zh) | 2016-07-25 | 2016-07-25 | 一种适用于金属丝键合的trench肖特基芯片及其加工工艺 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106024746A CN106024746A (zh) | 2016-10-12 |
CN106024746B true CN106024746B (zh) | 2018-08-17 |
Family
ID=57114455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610593938.8A Active CN106024746B (zh) | 2016-07-25 | 2016-07-25 | 一种适用于金属丝键合的trench肖特基芯片及其加工工艺 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106024746B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115662970A (zh) * | 2021-07-07 | 2023-01-31 | 长鑫存储技术有限公司 | 一种芯片结构和半导体结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101127368A (zh) * | 2001-07-23 | 2008-02-20 | 美商克立股份有限公司 | 具有低正向电压及低反向电流操作的氮化镓基底的二极管 |
CN103956390A (zh) * | 2014-05-19 | 2014-07-30 | 淄博美林电子有限公司 | 一种沟槽式肖特基芯片及其制造方法 |
CN105161417A (zh) * | 2015-08-31 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | 肖特基二极管工艺方法 |
CN205828375U (zh) * | 2016-07-25 | 2016-12-21 | 扬州扬杰电子科技股份有限公司 | 适用于金属丝键合的trench肖特基芯片 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4097417B2 (ja) * | 2001-10-26 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体装置 |
US6693308B2 (en) * | 2002-02-22 | 2004-02-17 | Semisouth Laboratories, Llc | Power SiC devices having raised guard rings |
-
2016
- 2016-07-25 CN CN201610593938.8A patent/CN106024746B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101127368A (zh) * | 2001-07-23 | 2008-02-20 | 美商克立股份有限公司 | 具有低正向电压及低反向电流操作的氮化镓基底的二极管 |
CN103956390A (zh) * | 2014-05-19 | 2014-07-30 | 淄博美林电子有限公司 | 一种沟槽式肖特基芯片及其制造方法 |
CN105161417A (zh) * | 2015-08-31 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | 肖特基二极管工艺方法 |
CN205828375U (zh) * | 2016-07-25 | 2016-12-21 | 扬州扬杰电子科技股份有限公司 | 适用于金属丝键合的trench肖特基芯片 |
Also Published As
Publication number | Publication date |
---|---|
CN106024746A (zh) | 2016-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3123510B1 (en) | Capacitor structure | |
CN105977154B (zh) | 一种基于扩散工艺具有双缓冲层快恢复二极管芯片制造方法 | |
JP2006173437A (ja) | 半導体装置 | |
CN105977230A (zh) | 半导体装置 | |
CN106328647B (zh) | 高速的沟槽mos器件及其制造方法 | |
CN106024746B (zh) | 一种适用于金属丝键合的trench肖特基芯片及其加工工艺 | |
CN204348725U (zh) | 一种单通道低电容瞬态电压抑制器件 | |
CN110911499A (zh) | 一种玻封电压调整二极管、管芯及其制造方法 | |
CN103199119B (zh) | 一种具有超结结构的沟槽肖特基半导体装置及其制备方法 | |
CN202307900U (zh) | 肖特基二极管结构 | |
US8350363B2 (en) | Electric via comprising lateral outgrowths | |
CN205828375U (zh) | 适用于金属丝键合的trench肖特基芯片 | |
TWI496299B (zh) | 電極結構與使用電極結構的太陽能電池 | |
CN204348721U (zh) | 一种多通道低电容瞬态电压抑制器件 | |
US10373945B2 (en) | Semiconductor device having electro-static discharge protection structure | |
CN106409828B (zh) | 一种适用小型化封装的半桥整流肖特基器件及制造方法 | |
CN205863168U (zh) | 一种三维功率vdmos器件 | |
CN109801892A (zh) | 多管芯封装及方法 | |
JP2010050315A (ja) | ショットキーバリアダイオード | |
CN103295897B (zh) | 掘井引流式二极管元件或二极管组件及其制造方法 | |
CN104124236A (zh) | 桥式整流器以及其制造方法 | |
CN104659113A (zh) | Rfldmos器件的内匹配电容及制造方法 | |
CN107863341A (zh) | 复合型沟槽mos器件及其制造方法 | |
CN104538299B (zh) | 沟槽超级势垒整流器的制造方法 | |
CN105789435B (zh) | 一种半导体器件及其制造方法、电子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |