JP7003019B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7003019B2
JP7003019B2 JP2018173141A JP2018173141A JP7003019B2 JP 7003019 B2 JP7003019 B2 JP 7003019B2 JP 2018173141 A JP2018173141 A JP 2018173141A JP 2018173141 A JP2018173141 A JP 2018173141A JP 7003019 B2 JP7003019 B2 JP 7003019B2
Authority
JP
Japan
Prior art keywords
region
silicon carbide
type
concentration
carbide region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018173141A
Other languages
English (en)
Other versions
JP2020047683A (ja
Inventor
輝之 大橋
洋志 河野
大 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2018173141A priority Critical patent/JP7003019B2/ja
Priority to CN201910110909.5A priority patent/CN110911470B/zh
Priority to US16/273,414 priority patent/US11489046B2/en
Publication of JP2020047683A publication Critical patent/JP2020047683A/ja
Application granted granted Critical
Publication of JP7003019B2 publication Critical patent/JP7003019B2/ja
Priority to US17/950,435 priority patent/US20230017518A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードをボディダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ボディダイオードを用いることで還流電流を流すことが可能となる。
しかし、ボディダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
特開２０１８－４９９５１号公報
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、前記炭化珪素層の中の第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第１の部分を有する第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電型の第４の炭化珪素領域と、前記第１の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、前記第１の炭化珪素領域と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第６の炭化珪素領域と、前記第５の炭化珪素領域と前記第６の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域及び前記第６の炭化珪素領域よりも第１導電型不純物濃度の低い第１導電型の第７の炭化珪素領域と、前記第７の炭化珪素領域と前記第１の面との間に設けられ前記第１の電極と接する第１導電型の第８の炭化珪素領域と、前記炭化珪素層の前記第１の面の側に設けられ、前記第２の炭化珪素領域の前記第１の部分と対向するゲート電極と、前記ゲート電極と前記第１の部分との間に設けられたゲート絶縁層と、前記第１の炭化珪素領域と前記ゲート電極との間に設けられ、前記第１の面に垂直な方向において、前記第１の部分と前記第１の炭化珪素領域との間に位置し、前記第５の炭化珪素領域よりも第１導電型不純物濃度の低い第９の炭化珪素領域と、を備え、前記第２の炭化珪素領域は、前記第１の面に接し、前記第８の炭化珪素領域と隣り合い、前記第１の電極に接する第２の部分を有し、前記方向において、前記第２の部分と前記第１の炭化珪素領域との間に前記第５の炭化珪素領域が位置する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の等価回路図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造途中の模式断面図。 第２の実施形態の半導体装置の製造途中の模式断面図。 第３の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する炭化珪素層と、炭化珪素層の第１の面の側に設けられた第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、炭化珪素層の中の第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の面に接する第１の部分を有する第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１の電極と接する第１導電型の第４の炭化珪素領域と、第１の炭化珪素領域と第２の炭化珪素領域との間に設けられ、第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、第１の炭化珪素領域と第３の炭化珪素領域との間に設けられ、第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第６の炭化珪素領域と、第５の炭化珪素領域と第６の炭化珪素領域との間に設けられ、第５の炭化珪素領域及び第６の炭化珪素領域よりも第１導電型不純物濃度の低い第７の炭化珪素領域と、第７の炭化珪素領域と第１の面との間に設けられ第１の電極と接する第１導電型の第８の炭化珪素領域と、炭化珪素層の第１の面の側に設けられ、第２の炭化珪素領域の第１の部分と対向するゲート電極と、ゲート電極と第１の部分との間に設けられたゲート絶縁層と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。図２、図３は、第１の実施形態の半導体装置の模式上面図である。図２は、炭化珪素層表面の炭化珪素領域のパターンを示す図である。図３は、図２にゲート電極のパターンを重ねた図である。図１は、図２及び図３のＡＡ’断面図である。
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、第１の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｎ＋型の第１のｎ型領域３０ａ、ｎ＋型の第２のｎ型領域３０ｂ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ｎ型の第１の高濃度領域３４ａ（第５の炭化珪素領域）、ｎ型の第２の高濃度領域３４ｂ（第６の炭化珪素領域）、ｎ型の第３の高濃度領域３４ｃ、ｎ型の第４の高濃度領域３４ｄ、ｎ－型の第１の低濃度領域３６ａ（第７の炭化珪素領域）、ｎ－型の第２の低濃度領域３６ｂ（第９の炭化珪素領域）、ｎ－型の第３の低濃度領域３６ｃ、ｎ－型のＳＢＤカソード領域３８（第８の炭化珪素領域）、ｎ－型の第１のＪＦＥＴ領域４０ａ、ｎ－型の第２のＪＦＥＴ領域４０ｂを備える。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、ゲート電極１８とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面と称する場合がある。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域２４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ－型のドリフト領域２４は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型の第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、それぞれ離間している。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下である。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さは、例えば、０．３μｍ以上０．８μｍ以下である。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ソース電極１２の電位に固定される。
第１のボディ領域２６ａは、第１の面Ｐ１に接する第１の部分（図１中“Ｂ１”）と、第１の面Ｐ１に接する第２の部分（図１中“Ｂ２”）を有する。
ｎ＋型の第１のソース領域２８ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｎ＋型の第２のソース領域２８ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｎ＋型の第３のソース領域２８ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｎ＋型の第４のソース領域２８ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄの深さは、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２に接する。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄとソース電極１２との間の接合は、例えば、オーミック接合である。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２の電位に固定される。
ｎ＋型の第１のｎ型領域３０ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｎ＋型の第２のｎ型領域３０ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。
第１のｎ型領域３０ａ、及び、第２のｎ型領域３０ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のｎ型領域３０ａ、及び、第２のｎ型領域３０ｂのｎ型不純物濃度は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度と等しい。
ｐ＋型の第１のボディコンタクト領域３２ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｐ＋型の第２のボディコンタクト領域３２ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｐ＋型の第３のボディコンタクト領域３２ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｐ＋型の第４のボディコンタクト領域３２ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物の不純物濃度は、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物の不純物濃度よりも高い。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄの深さは、例えば、０．３μｍ以上０．６μｍ以下である。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、ソース電極１２に接する。
ｎ型の第１の高濃度領域３４ａは、ドリフト領域２４と第１のボディ領域２６ａとの間に設けられる。ｎ型の第２の高濃度領域３４ｂは、ドリフト領域２４と第２のボディ領域２６ｂとの間に設けられる。ｎ型の第３の高濃度領域３４ｃは、ドリフト領域２４と第３のボディ領域２６ｃとの間に設けられる。ｎ型の第４の高濃度領域３４ｄは、ドリフト領域２４と第４のボディ領域２６ｄとの間に設けられる。
第１の高濃度領域３４ａは、例えば、第１のボディ領域２６ａの第２のボディ領域２６ｂ側の端部及び端部近傍と、ドリフト領域２４との間に位置する。第２の高濃度領域３４ｂは、例えば、第２のボディ領域２６ｂの第１のボディ領域２６ａ側の端部及び端部近傍と、ドリフト領域２４との間に位置する。
第１の高濃度領域３４ａは、例えば、第１のボディ領域２６ａが第１の面Ｐ１に接する第２の部分Ｂ２と、ドリフト領域２４との間に位置する。第２の高濃度領域３４ｂは、例えば、第２のボディ領域２６ｂが第１の面Ｐ１に接する部分と、ドリフト領域２４との間に位置する。
第１の高濃度領域３４ａの第２の方向の幅は、例えば、第１のボディ領域２６ａの第２の方向の幅と実質的に同一である。第２の高濃度領域３４ｂの第２の方向の幅は、例えば、第２のボディ領域２６ｂの第２の方向の幅と実質的に同一である。
第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄは、例えば、窒素（Ｎ）をｎ型不純物として含む。
第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄの厚さは、例えば、０．５μｍ以上２μｍ以下である。
ｎ－型の第１の低濃度領域３６ａは、第１の高濃度領域３４ａと第２の高濃度領域３４ｂとの間に設けられる。ｎ－型の第２の低濃度領域３６ｂは、第３の高濃度領域３４ｃと第１の高濃度領域３４ａとの間に設けられる。ｎ－型の第３の低濃度領域３６ｃは、第２の高濃度領域３４ｂと第４の高濃度領域３４ｄとの間に設けられる。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃは、第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄと、第１の面Ｐ１に平行な同一の平面（図１中“Ｐｘ”）内に位置する。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃは、例えば、窒素（Ｎ）をｎ型不純物として含む。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度は、第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄのｎ型不純物濃度よりも低い。第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度は、第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄのｎ型不純物濃度の、例えば、５％以上８０％以下である。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度よりも高い。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｎ－型のＳＢＤカソード領域３８は、第１の低濃度領域３６ａと第１の面Ｐ１との間に設けられる。ＳＢＤカソード領域３８は、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に設けられる。
ＳＢＤカソード領域３８は、ソース電極１２に接する。ＳＢＤカソード領域３８と、ソース電極１２との間の接合はショットキー接合である。
ＳＢＤカソード領域３８は、ソース電極１２との間で、ＳＢＤを形成する。ソース電極１２がＳＢＤのアノード、ＳＢＤカソード領域３８はＳＢＤのカソードとして機能する。
ＳＢＤカソード領域３８は、例えば、窒素（Ｎ）をｎ型不純物として含む。ＳＢＤカソード領域３８のｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度よりも高い。
ＳＢＤカソード領域３８のｎ型不純物濃度は、例えば、第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度以上である。
ＳＢＤカソード領域３８のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｎ－型の第１のＪＦＥＴ領域４０ａは、第２の低濃度領域３６ｂと第１の面Ｐ１との間に設けられる。ｎ－型の第２のＪＦＥＴ領域４０ｂは、第３の低濃度領域３６ｃと第１の面Ｐ１との間に設けられる。
第１のＪＦＥＴ領域４０ａは、ゲート電極１８と第２の低濃度領域３６ｂとの間に設けられる。第２のＪＦＥＴ領域４０ｂは、ゲート電極１８と第３の低濃度領域３６ｃとの間に設けられる。
第１のＪＦＥＴ領域４０ａは、第３のボディ領域２６ｃと第１のボディ領域２６ａとの間に設けられる。第２のＪＦＥＴ領域４０ｂは、第２のボディ領域２６ｂと第４のボディ領域２６ｄとの間に設けられる。
ＭＯＳＦＥＴ１００がオン状態の時には、例えば、ソース電極１２から、第１のソース領域２８ａ、第１のボディ領域２６ａに形成されるチャネル、第１のＪＦＥＴ領域４０ａ、第２の低濃度領域３６ｂ、ドリフト領域２４、及び、ドレイン領域２２を通ってドレイン電極１４に電子が流れる。
第１のＪＦＥＴ領域４０ａ、及び、第２のＪＦＥＴ領域４０ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のＪＦＥＴ領域４０ａ、及び、第２のＪＦＥＴ領域４０ｂのｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度よりも高い。
第１のＪＦＥＴ領域４０ａ、及び、第２のＪＦＥＴ領域４０ｂのｎ型不純物濃度は、例えば、第２の低濃度領域３６ｂ及び第３の低濃度領域３６ｃのｎ型不純物濃度以上である。
第１のＪＦＥＴ領域４０ａ、及び、第２のＪＦＥＴ領域４０ｂは、例えば、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、第１の方向に延びる。ゲート電極１８は、第１の方向に直交する第２の方向に複数本、互いに並行に配置される。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート電極１８は、例えば、第１のボディ領域２６ａの第１の面Ｐ１に接する第１の部分Ｂ１と対向する。
ゲート絶縁層１６は、ゲート電極１８と、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８と、第１のＪＦＥＴ領域４０ａ、及び、第２のＪＦＥＴ領域４０ｂとの間に設けられる。
ゲート絶縁層１６は、例えば、第１のボディ領域２６ａの第１の面Ｐ１に接する第１の部分Ｂ１と、ゲート電極１８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄに接する。ソース電極１２は、第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄに接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２の第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄに接する部分は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。ソース電極１２のＳＢＤカソード領域３８に接する部分には、例えば、金属シリサイドが設けられない。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。図４、図５、図６、図７は、第１の実施形態の半導体装置の製造途中の模式断面図である。
最初に、炭化珪素層１０を準備する（図４）。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。
炭化珪素層１０は、ｎ＋型のドレイン領域２２とｎ－型のドリフト領域２４を有する。ドリフト領域２４は、例えば、ドレイン領域２２の上にエピタキシャル成長法により形成される。
次に、炭化珪素層１０に、第１のｎ－型領域５１と、第２のｎ－型領域５２を形成する（図５）。第１のｎ－型領域５１は、後に、ｎ－型の第１の低濃度領域３６ａ、ｎ－型の第２の低濃度領域３６ｂ、ｎ－型の第３の低濃度領域３６ｃとなる領域である。また、第２のｎ－型領域５２は、後に、ｎ－型のＳＢＤカソード領域３８、ｎ－型の第１のＪＦＥＴ領域４０ａ、ｎ－型の第２のＪＦＥＴ領域４０ｂとなる領域である。
第１のｎ－型領域５１、及び、第２のｎ－型領域５２は、第１の面Ｐ１側から窒素（Ｎ）をイオン注入することにより形成される。
次に、公知の膜堆積法、リソグラフィ法、及び、ドライエッチング法を用いて、マスク材６１を形成する。次に、マスク材６１をマスクに、第１の面Ｐ１側からアルミニウム（Ａｌ）をイオン注入する。
ｐ型の第１のボディ領域２６ａ、ｐ型の第２のボディ領域２６ｂ、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄが形成される。また、分断された第２のｎ－型領域５２が、ｎ－型のＳＢＤカソード領域３８、ｎ－型の第１のＪＦＥＴ領域４０ａ、及び、ｎ－型の第２のＪＦＥＴ領域４０ｂとなる（図６）。
次に、マスク材６１をマスクに、第１の面Ｐ１側から窒素（Ｎ）をイオン注入する。ｎ型の第１の高濃度領域３４ａ、ｎ型の第２の高濃度領域３４ｂ、ｎ型の第３の高濃度領域３４ｃ、ｎ型の第４の高濃度領域３４ｄが形成される。また、第１のｎ－型領域５１の一部が、ｎ－型の第１の低濃度領域３６ａ、ｎ－型の第２の低濃度領域３６ｂ、ｎ－型の第３の低濃度領域３６ｃとなる（図７）。
ｐ型の第１のボディ領域２６ａ、ｐ型の第２のボディ領域２６ｂ、ｐ型の第３のボディ領域２６ｃ、及び、ｐ型の第４のボディ領域２６ｄの形成に用いるマス材と同一のマスク材６１を用いて、ｎ型の第１の高濃度領域３４ａ、ｎ型の第２の高濃度領域３４ｂ、ｎ型の第３の高濃度領域３４ｃ、及び、ｎ型の第４の高濃度領域３４ｄを形成することが可能となる。
その後、公知のプロセス技術により、ｎ＋型の第１のソース領域２８ａ、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｎ＋型の第１のｎ型領域３０ａ、ｎ＋型の第２のｎ型領域３０ｂ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、ソース電極１２、及び、ドレイン電極１４を形成する。
上記製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図８は、第１の実施形態の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄがｐｎ接合ダイオードのアノードであり、ドリフト領域２４がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、ＳＢＤカソード領域３８がＳＢＤのカソードとなる。
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
ＳＢＤに順方向電流が流れ始めた後、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。ｐｎ接合ダイオードはバイポーラ動作する。
バイポーラ動作により、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄからドリフト領域２４に少数キャリアが注入される。このため、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長する。したがって、ＭＯＳＦＥＴ１００のオン抵抗が増大して問題となる。
図９は、第１の実施形態の半導体装置の作用及び効果の説明図である。図９は、比較形態１のＭＯＳＦＥＴ９００の模式断面図である。図１の断面に対応する断面である。
図９は、比較形態１のＭＯＳＦＥＴ９００の内蔵ダイオードに流れる電流の経路を示す図である。比較形態１のＭＯＳＦＥＴ９００は、第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、第４の高濃度領域３４ｄ、第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃを備えない点で第１の実施形態のＭＯＳＦＥ１００と異なる。
図９は、ＳＢＤに順方向電流が流れ始めた状態での電子の流れを点線矢印で示している。ｐｎ接合ダイオードのｐｎ接合に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。すなわち、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄとドリフト領域２４との間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。
比較形態１の場合、第１のボディ領域２６ａ及び第２のボディ領域２６ｂの底部、例えば、図９中の点Ｘ近傍を流れる電子の流れの密度は低い。このため、第１のボディ領域２６ａの底部のドリフト領域２４の、静電ポテンシャルの回り込みによる電圧降下は小さい。静電ポテンシャルの回り込みは第１のボディ領域２６ａの底部に流れる電子の流れによって生ずる。
したがって、点Ｘにおいて、第１のボディ領域２６ａとドリフト領域２４との間に印加される電圧は、低下しにくい。よって、点Ｘにおいて、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えやすい。
図１０は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１０は、第１の実施形態のＭＯＳＦＥＴ１００の内蔵ダイオードに流れる電流の経路を示す図である。図１０は、ＳＢＤに順方向電流が流れ始めた状態での電子の流れを点線矢印で示している。
ＭＯＳＦＥＴ１００は、ドリフト領域２４よりもｎ型不純物濃度が高く、電気抵抗の低い第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ及び、第４の高濃度領域３４ｄを備える。このため、第１のボディ領域２６ａ及び第２のボディ領域２６ｂの底部、例えば、図１０中の点Ｘ近傍を流れる電子流れの密度は高くなる。第１のボディ領域２６ａの底部の第１の高濃度領域３４ａの、静電ポテンシャルの回り込みによる電圧降下は大きくなる。
したがって、点Ｘにおいて、第１のボディ領域２６ａと第１の高濃度領域３４ａとの間に印加される電圧は、比較形態１の場合にくらべ低下する。よって、点Ｘにおいて、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくく、ｐｎ接合ダイオードの順方向動作は生じにくい。
第１の実施形態のＭＯＳＦＥＴ１００によれば、バイポーラ動作をするｐｎ接合ダイオードに順方向電流が流れにくい。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することを抑制できる。
ｐｎ接合ダイオードの順方向動作を生じにくくする観点から、ＳＢＤカソード領域３８のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高いことが望ましい。ＳＢＤカソード領域３８のｎ型不純物濃度を高くすることで、電子の流れによる第１のボディ領域２６ａ及び第２のボディ領域２６ｂの底部の第１の高濃度領域３４ａ、及び、第２の高濃度領域３４ｂの電圧の低下が大きくなる。
一方、ＳＢＤカソード領域３８のｎ型不純物濃度が高くなりすぎると、ＳＢＤのショットキー障壁が低下し、ＳＢＤの耐圧の低下やリーク電流の増大が生じるおそれがある。また、ＳＢＤカソード領域３８のｎ型不純物濃度が高くなりすぎると、ＳＢＤのオフ時に第１のボディ領域２６ａと第２のボディ領域２６ｂからＳＢＤカソード領域３８に空乏層が十分伸びず、ＳＢＤの耐圧の低下やリーク電流の増大が生じるおそれがある。したがって、ＳＢＤカソード領域３８のｎ型不純物濃度は、第１の高濃度領域３４ａ、及び、第２の高濃度領域３４ｂのｎ型不純物の不純物濃度よりも低いことが望ましい。
さらに、第１の実施形態のＭＯＳＦＥＴ１００では、第１の高濃度領域３４ａと第２の高濃度領域３４ｂとの間に、ｎ型不純物濃度の低い第１の低濃度領域３６ａを備える。このため、ＳＢＤのオフ時に第１のボディ領域２６ａと第２のボディ領域２６ｂから第１の低濃度領域３６ａに空乏層が広がり、ＳＢＤの逆方向特性におけるリーク電流の増大や、耐圧の低下が抑制される。
図１１は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１１（ａ）は、ＳＢＤの逆方向電流電圧特性のシミュレーション結果を示す図である。図１１（ｂ）は、ＳＢＤの正孔注入開始電流のシミュレーション結果を示す図である。
図１１は、比較形態１のＭＯＳＦＥＴ９００、比較形態２のＭＯＳＦＥＴ、及び、実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤのシミュレーション結果である。比較形態２のＭＯＳＦＥＴは、ＭＯＳＦＥＴ１００の第１の高濃度領域３４ａと第２の高濃度領域３４ｂとの間に、第１の高濃度領域３４ａと第２の高濃度領域３４ｂと同一のｎ型不純物濃度の領域が形成される形態である。言い換えれば、ＭＯＳＦＥＴ１００の第１の低濃度領域３６ａの部分が、第１の高濃度領域３４ａ及び第２の高濃度領域３４ｂと同一の濃度となっている形態である。
なお、図１１（ｂ）の正孔注入開始電流とは、ＳＢＤに順方向電流が流れた後、ｐｎ接合ダイオードに順方向電流が流れ始める時の、順方向電流の値である。キャリアの再結合エネルギーによる積層欠陥の成長を抑制する観点から、正孔注入開始電流は高い方が好ましい。
比較形態２では、図１１（ｂ）に示すように、比較形態１に対し、正孔注入開始電流は高くなる。したがって、積層欠陥の成長によるオン抵抗の増大は抑制される。これは、第１の高濃度領域３４ａと第２の高濃度領域３４ｂを有することによると考えられる。
しかし、比較形態２は、図１１（ａ）に示すように、比較形態１に対し、ＳＢＤの逆方向リーク電流が増大する。これは、第１の高濃度領域３４ａと第２の高濃度領域３４ｂとの間のｎ型不純物濃度が高いことによると考えらえる。
実施形態では、図１１（ｂ）に示すように、比較形態２と同様、比較形態１に対し、正孔注入開始電流は高くなる。そして、図１１（ａ）に示すように、比較形態２に対し、ＳＢＤの逆方向リーク電流は大幅に抑制される。これは、第１の高濃度領域３４ａと第２の高濃度領域３４ｂとの間に、ｎ型不純物濃度の低い第１の低濃度領域３６ａを備えることによると考えらえる。
実施形態では、高い正孔注入開始電流と低いリーク電流が実現できる。
第１の低濃度領域３６ａ、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃのｎ型不純物濃度は、第１の高濃度領域３４ａ、第２の高濃度領域３４ｂ、第３の高濃度領域３４ｃ、及び、第４の高濃度領域３４ｄのｎ型不純物濃度の、５％以上８０％以下であることが好ましい。上記範囲を下回ると、ＳＢＤの順方向電流が低下するおそれがある。上記範囲を上回ると、ＳＢＤの耐圧の低下やリーク電流の増大が生じるおそれがある。
ＭＯＳＦＥＴ１００のオン電流を増加させる観点からは、ＪＦＥＴ領域３２の抵抗が低いことが望ましい。したがって、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高いことが望ましい。
以上、第１の実施形態によれば、ＭＯＳＦＥＴに内蔵されるｐｎ接合ダイオードの動作が生じにくくなる。よって、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴが実現される。また、内蔵ダイオードとして含まれるＳＢＤの耐圧の低下、リーク電流の増大が抑制される。
（第２の実施形態）
第２の実施形態のＭＯＳＦＥＴは、第９の炭化珪素領域は、第１の部分と第１の炭化珪素領域との間に位置する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１２は、第２の実施形態の半導体装置の模式断面図である。図１２は、第１の実施形態の図１に相当する断面図である。
第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。第２の実施形態のＭＯＳＦＥＴ２００は、ＤＩＭＯＳＦＥＴである。また、第２の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ２００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｎ＋型の第１のｎ型領域３０ａ、ｎ＋型の第２のｎ型領域３０ｂ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ｎ型の第１の高濃度領域３４ａ（第５の炭化珪素領域）、ｎ型の第２の高濃度領域３４ｂ（第６の炭化珪素領域）、ｎ型の第３の高濃度領域３４ｃ、ｎ型の第４の高濃度領域３４ｄ、ｎ－型の第１の低濃度領域３６ａ（第７の炭化珪素領域）、ｎ－型の第２の低濃度領域３６ｂ（第９の炭化珪素領域）、ｎ－型の第３の低濃度領域３６ｃ、ｎ－型のＳＢＤカソード領域３８（第８の炭化珪素領域）、ｎ－型の第１のＪＦＥＴ領域４０ａ、ｎ－型の第２のＪＦＥＴ領域４０ｂを備える。
ｎ－型の第２の低濃度領域３６ｂは、第３の高濃度領域３４ｃと第１の高濃度領域３４ａとの間に設けられる。第２の低濃度領域３６ｂは、第１のボディ領域２６ａが第１の面Ｐ１に接する第１の部分（図１２中“Ｂ１”）と、ドリフト領域２４との間に設けられる。
第２の低濃度領域３６ｂの第２の方向の幅は、第１のＪＦＥＴ領域４０ａの第２の方向の幅よりも広い。第１の高濃度領域３４ａの第２の方向の幅は、第１のボディ領域２６ａの第２の方向の幅よりも狭い。
第１の高濃度領域３４ａは、第１のボディ領域２６ａの第２のボディ領域２６ｂ側の端部及び端部近傍と、ドリフト領域２４との間に位置する。第１の高濃度領域３４ａは、第１のボディ領域２６ａが第１の面Ｐ１に接する第２の部分（図１２中“Ｂ２”）と、ドリフト領域２４との間に位置する。
ｎ－型の第３の低濃度領域３６ｃは、第２の高濃度領域３４ｂと第４の高濃度領域３４ｄとの間に設けられる。第３の低濃度領域３６ｃは、第２のボディ領域２６ｂが第１の面Ｐ１に接する部分と、ドリフト領域２４との間に設けられる。
第３の低濃度領域３６ｃの第２の方向の幅は、第２のＪＦＥＴ領域４０ｂの第２の方向の幅よりも広い。第２の高濃度領域３４ｂの第２の方向の幅は、第２のボディ領域２６ｂの第２の方向の幅よりも狭い。
第２の高濃度領域３４ｂは、第２のボディ領域２６ｂの第１のボディ領域２６ａ側の端部及び端部近傍と、ドリフト領域２４との間に位置する。第２の高濃度領域３４ｂは、第２のボディ領域２６ｂが第１の面Ｐ１に接する部分と、ドリフト領域２４との間に位置する。
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。図１３、図１４は、第２の実施形態の半導体装置の製造途中の模式断面図である。
マスク材６１をマスクに、第１の面Ｐ１側からアルミニウム（Ａｌ）をイオン注入し、ｐ型の第１のボディ領域２６ａ、ｐ型の第２のボディ領域２６ｂ、ｐ型の第３のボディ領域２６ｃ、及び、ｐ型の第４のボディ領域２６ｄを形成するまでは、第１の実施形態の製造方法と同様である。
次に、マスク材６１の側面に、公知の膜堆積法、及び、ドライエッチング法を用いて、側壁６２を形成する（図１３）。
次に、公知のリソグラフィ法、及び、ウェットエッチング法を用いて、側壁６２の一部をマスク材６１に対して選択的にエッチングする。
次に、マスク材６１及び側壁６２をマスクに、第１の面Ｐ１側から窒素（Ｎ）をイオン注入する。ｎ型の第１の高濃度領域３４ａ、ｎ型の第２の高濃度領域３４ｂ、ｎ型の第３の高濃度領域３４ｃ、及び、ｎ型の第４の高濃度領域３４ｄが形成される。また、第１のｎ－型領域５１の一部が、ｎ－型の第１の低濃度領域３６ａ、ｎ－型の第２の低濃度領域３６ｂ、ｎ－型の第３の低濃度領域３６ｃとなる（図１４）。
ｐ型の第１のボディ領域２６ａ、ｐ型の第２のボディ領域２６ｂ、ｐ型の第３のボディ領域２６ｃ、及び、ｐ型の第４のボディ領域２６ｄを形成するマスク材と同一のマスク材６１を用いて、ｎ型の第１の高濃度領域３４ａ、ｎ型の第２の高濃度領域３４ｂ、ｎ型の第３の高濃度領域３４ｃ、及び、ｎ型の第４の高濃度領域３４ｄを形成することが可能となる。
また、マスク材６１の側面に設けた側壁６２を用いることで、第１の高濃度領域３４ａ及び第２の高濃度領域３４ｂの第２の方向の幅を狭くすることが可能となる。また、第２の低濃度領域３６ｂ、及び、第３の低濃度領域３６ｃの第２の方向の幅を広くすることが可能となる。
その後、公知のプロセス技術により、ｎ＋型の第１のソース領域２８ａ、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｎ＋型の第１のｎ型領域３０ａ、ｎ＋型の第２のｎ型領域３０ｂ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、ソース電極１２、及び、ドレイン電極１４を形成する。
上記製造方法により、図１２に示すＭＯＳＦＥＴ２００が製造される。
次に、第２の実施形態のＭＯＳＦＥＴ２００の作用及び効果について説明する。
例えば、第１のボディ領域２６ａの第１のＪＦＥＴ領域４０ａ側の端部の第２の面Ｐ２側のｎ型不純物濃度が高くなりすぎると、ＭＯＳＦＥＴ２００のオフ時に、第１のボディ領域２６ａから第１のＪＦＥＴ領域４０ａ側へ十分空乏層が伸びず、ゲート絶縁層１６中の電界強度が高くなり、ゲート絶縁層１６の信頼性が低下するおそれがある。
ＭＯＳＦＥＴ２００では、第２の低濃度領域３６ｂの第２の方向の幅は、第１のＪＦＥＴ領域４０ａの第２の方向の幅よりも広い。言い換えれば、第１のボディ領域２６ａの第１のＪＦＥＴ領域４０ａ側の端部の第２の面Ｐ２側に第２の低濃度領域３６ｂが位置する。
このため、第１のボディ領域２６ａの第１のＪＦＥＴ領域４０ａ側の端部の第２の面Ｐ２側のｎ型不純物濃度は低い。したがって、ＭＯＳＦＥＴ２００のオフ時に、第１のボディ領域２６ａから第１のＪＦＥＴ領域４０ａ側へ十分空乏層が伸びる。よって、ゲート絶縁層１６の信頼性の低下が抑制される。
以上、第２の実施形態によれば、第１の実施形態同様、ＭＯＳＦＥＴに内蔵されるｐｎ接合ダイオードの動作が生じにくくなる。よって、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴが実現される。また、内蔵ダイオードとして含まれるＳＢＤの耐圧の低下、リーク電流の増大が抑制される。さらに、ゲート絶縁層の信頼性の低下が抑制される。
（第３の実施形態）
第３の実施形態のＭＯＳＦＥＴは、第９の炭化珪素領域は、第４の炭化珪素領域が第１の電極と接する部分と第１の炭化珪素領域との間に位置する点で、第１の実施形態及び第２の実施形態と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については一部記述を省略する。
図１５は、第３の実施形態の半導体装置の模式断面図である。図１５は、第１の実施形態の図１に相当する断面図である。
第３の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ３００である。第３の実施形態のＭＯＳＦＥＴ３００は、ＤＩＭＯＳＦＥＴである。また、第３の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ３００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｎ＋型の第１のｎ型領域３０ａ、ｎ＋型の第２のｎ型領域３０ｂ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ｎ型の第１の高濃度領域３４ａ（第５の炭化珪素領域）、ｎ型の第２の高濃度領域３４ｂ（第６の炭化珪素領域）、ｎ－型の第１の低濃度領域３６ａ（第７の炭化珪素領域）、ｎ－型の第２の低濃度領域３６ｂ（第９の炭化珪素領域）、ｎ－型の第３の低濃度領域３６ｃ、ｎ－型のＳＢＤカソード領域３８（第８の炭化珪素領域）、ｎ－型の第１のＪＦＥＴ領域４０ａ、ｎ－型の第２のＪＦＥＴ領域４０ｂを備える。
ｎ－型の第２の低濃度領域３６ｂは、第１のソース領域２８ａがソース電極１２と接する部分と、ドリフト領域２４との間に設けられる。第２の低濃度領域３６ｂは、第１のボディコンタクト領域３２ａがソース電極１２と接する部分と、ドリフト領域２４との間に設けられる。
ｎ－型の第３の低濃度領域３６ｃは、第２のソース領域２８ｂがソース電極１２と接する部分と、ドリフト領域２４との間に設けられる。第３の低濃度領域３６ｃは、第２のボディコンタクト領域３２ｂがソース電極１２と接する部分と、ドリフト領域２４との間に設けられる。
次に、第３の実施形態のＭＯＳＦＥＴ３００の作用及び効果について説明する。
例えば、第１のボディ領域２６ａの第１のＪＦＥＴ領域４０ａ側の端部の第２の面Ｐ２側のｎ型不純物濃度が高くなりすぎると、ＭＯＳＦＥＴ３００のオフ時に、第１のボディ領域２６ａから第１のＪＦＥＴ領域４０ａ側へ十分空乏層が伸びず、ゲート絶縁層１６中の電界強度が高くなり、ゲート絶縁層１６の信頼性が低下するおそれがある。
ＭＯＳＦＥＴ３００では、第１のボディ領域２６ａの第１のＪＦＥＴ領域４０ａ側の端部の第２の面Ｐ２側に第２の低濃度領域３６ｂが位置する。そして、第２の低濃度領域３６ｂの第２の方向の幅が、第２の実施形態のＭＯＳＦＥＴ２００よりも更に広い。
したがって、ＭＯＳＦＥＴ２００と比較して、ＭＯＳＦＥＴ３００のオフ時に、第１のボディ領域２６ａから第１のＪＦＥＴ領域４０ａ側へ更に空乏層が伸びる。よって、ゲート絶縁層１６の信頼性の低下が更に抑制される。
以上、第３の実施形態によれば、第１の実施形態同様、ＭＯＳＦＥＴに内蔵されるｐｎ接合ダイオードの動作が生じにくくなる。よって、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴが実現される。また、内蔵ダイオードとして含まれるＳＢＤの耐圧の低下、リーク電流の増大が抑制される。さらに、ゲート絶縁層の信頼性の低下が抑制される。
第１ないし第３の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第３の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１ないし第３の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極
２４ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１のボディ領域（第２の炭化珪素領域）
２６ｂ 第２のボディ領域（第３の炭化珪素領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
３４ａ 第１の高濃度領域（第５の炭化珪素領域）
３４ｂ 第２の高濃度領域（第６の炭化珪素領域）
３６ａ 第１の低濃度領域（第７の炭化珪素領域）
３６ｂ 第２の低濃度領域（第９の炭化珪素領域）
３８ ＳＢＤカソード領域（第８の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｂ１ 第１の部分
Ｂ２ 第２の部分
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｐｘ 平面

Claims (4)

  1. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    前記炭化珪素層の中の第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第１の部分を有する第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第６の炭化珪素領域と、
    前記第５の炭化珪素領域と前記第６の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域及び前記第６の炭化珪素領域よりも第１導電型不純物濃度の低い第１導電型の第７の炭化珪素領域と、
    前記第７の炭化珪素領域と前記第１の面との間に設けられ前記第１の電極と接する第１導電型の第８の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第２の炭化珪素領域の前記第１の部分と対向するゲート電極と、
    前記ゲート電極と前記第１の部分との間に設けられたゲート絶縁層と、
    前記第１の炭化珪素領域と前記ゲート電極との間に設けられ、前記第１の面に垂直な方向において、前記第１の部分と前記第１の炭化珪素領域との間に位置し、前記第５の炭化珪素領域よりも第１導電型不純物濃度の低い第９の炭化珪素領域と、
    を備え、
    前記第２の炭化珪素領域は、前記第１の面に接し、前記第８の炭化珪素領域と隣り合い、前記第１の電極に接する第２の部分を有し、
    前記方向において、前記第２の部分と前記第１の炭化珪素領域との間に前記第５の炭化珪素領域が位置する半導体装置。
  2. 前記第５の炭化珪素領域は、前記第２の炭化珪素領域における前記第３の炭化珪素領域の側の端部と前記第１の炭化珪素領域との間に位置する請求項１記載の半導体装置。
  3. 前記第９の炭化珪素領域は、前記第４の炭化珪素領域が前記第１の電極と接する部分と前記第１の炭化珪素領域との間に位置する請求項１又は請求項２記載の半導体装置。
  4. 前記第７の炭化珪素領域の第１導電型不純物濃度は、前記第５の炭化珪素領域の第１導電型不純物濃度の５％以上８０％以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
JP2018173141A 2018-09-15 2018-09-15 半導体装置 Active JP7003019B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018173141A JP7003019B2 (ja) 2018-09-15 2018-09-15 半導体装置
CN201910110909.5A CN110911470B (zh) 2018-09-15 2019-02-12 半导体装置
US16/273,414 US11489046B2 (en) 2018-09-15 2019-02-12 Semiconductor device
US17/950,435 US20230017518A1 (en) 2018-09-15 2022-09-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018173141A JP7003019B2 (ja) 2018-09-15 2018-09-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2020047683A JP2020047683A (ja) 2020-03-26
JP7003019B2 true JP7003019B2 (ja) 2022-01-20

Family

ID=69774538

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018173141A Active JP7003019B2 (ja) 2018-09-15 2018-09-15 半導体装置

Country Status (3)

Country Link
US (2) US11489046B2 (ja)
JP (1) JP7003019B2 (ja)
CN (1) CN110911470B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820769A (zh) * 2020-12-31 2021-05-18 全球能源互联网研究院有限公司 一种碳化硅mosfet器件及其制备方法
JP7472059B2 (ja) 2021-02-25 2024-04-22 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162897A (ja) 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JP2018049951A (ja) 2016-09-21 2018-03-29 株式会社東芝 半導体装置
WO2018155553A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP5276355B2 (ja) 2008-05-13 2013-08-28 新電元工業株式会社 半導体装置
WO2014203317A1 (ja) 2013-06-17 2014-12-24 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換装置
JP6400202B2 (ja) 2015-07-15 2018-10-03 三菱電機株式会社 電力用半導体装置
JP2017168561A (ja) 2016-03-15 2017-09-21 富士電機株式会社 半導体装置及びその製造方法
JP6649183B2 (ja) * 2016-05-30 2020-02-19 株式会社東芝 半導体装置
US11355627B2 (en) * 2017-12-19 2022-06-07 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162897A (ja) 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JP2018049951A (ja) 2016-09-21 2018-03-29 株式会社東芝 半導体装置
WO2018155553A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Also Published As

Publication number Publication date
JP2020047683A (ja) 2020-03-26
US20200091295A1 (en) 2020-03-19
US20230017518A1 (en) 2023-01-19
US11489046B2 (en) 2022-11-01
CN110911470A (zh) 2020-03-24
CN110911470B (zh) 2023-11-03

Similar Documents

Publication Publication Date Title
JP6666224B2 (ja) 半導体装置
JP7214508B2 (ja) 半導体装置
JP6649183B2 (ja) 半導体装置
US20170271442A1 (en) Semiconductor device
US20230017518A1 (en) Semiconductor device
JP7030665B2 (ja) 半導体装置
JP2015185700A (ja) 半導体装置
US9613951B2 (en) Semiconductor device with diode
JP2022009745A (ja) 半導体装置
JP7249921B2 (ja) 半導体装置
JP2018046247A (ja) 半導体装置
JP7358590B2 (ja) 半導体装置
JP6933746B2 (ja) 半導体装置
US11955543B2 (en) Semiconductor device
US20230307502A1 (en) Semiconductor device
JP2022094676A (ja) 半導体装置
JP2022019004A (ja) 半導体装置
JP2020074426A (ja) 半導体装置
CN111276530A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211228

R150 Certificate of patent or registration of utility model

Ref document number: 7003019

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150