JP6933746B2

JP6933746B2 - 半導体装置

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Publication number: JP6933746B2
Application number: JP2020068882A
Authority: JP
Inventors: 洋志河野; 輝之大橋
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2016-09-16
Filing date: 2020-04-07
Publication date: 2021-09-08
Anticipated expiration: 2036-09-16
Also published as: JP2020127022A

Description

本発明の実施形態は、半導体装置に関する。

次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などを実現することができる。

例えば、回路の故障などにより、ＭＯＳＦＥＴが短絡状態になると、ソース−ドレイン間に高い電圧が印加され、大きな電流が流れる。同様に、ＩＧＢＴが短絡状態になると、エミッタ−コレクタ間に高い電圧が印加され、大きな電流が流れる。ＭＯＳＦＥＴやＩＧＢＴが短絡状態になってから破壊にいたるまでの時間は、短絡耐量と称される。短絡状態になった場合のＭＯＳＦＥＴやＩＧＢＴの破壊を防止するために、短絡耐量の向上が望まれる。

特開２０１５−１１９１５７号公報

本発明が解決しようとする課題は、短絡耐量の向上を可能とする半導体装置を提供することにある。

実施形態の半導体装置は、第１の電極と、第２の電極と、ゲート電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、少なくとも一部が前記ゲート電極と前記第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、前記第１の電極と前記第１の炭化珪素領域との間に設けられ、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域の第１の部分が位置する第２導電型の第３の炭化珪素領域と、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域と離間した第１導電型の第４の炭化珪素領域と、前記第１の電極と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域と離間した第１導電型の第５の炭化珪素領域と、前記ゲート電極と前記第２の炭化珪素領域との間、及び、前記ゲート電極と前記第３の炭化珪素領域との間に設けられたゲート絶縁層と、前記第２の炭化珪素領域及び前記第３の炭化珪素領域と接し、前記ゲート電極との間に前記第１の炭化珪素領域の前記第１の部分が位置し、前記第２の電極との間に前記第１の炭化珪素領域の第２の部分が位置する第２導電型の第６の炭化珪素領域と、前記第２の炭化珪素領域及び前記第３の炭化珪素領域と接し、前記ゲート電極との間に前記第１の炭化珪素領域の前記第１の部分が位置し、前記第２の電極との間に前記第１の炭化珪素領域の前記第２の部分が位置し、前記第６の炭化珪素領域との間に前記第１の炭化珪素領域が位置する第２導電型の第７の炭化珪素領域と、を備え、前記第１の炭化珪素領域と前記第３の炭化珪素領域の間に挟まれた前記第６の炭化珪素領域の一部分と、前記第１の炭化珪素領域と前記第３の炭化珪素領域の間に挟まれた前記第７の炭化珪素領域の一部分との間に、前記第１の炭化珪素領域が位置し、前記第６の炭化珪素領域と前記ゲート電極との間の前記第１の部分と、前記第７の炭化珪素領域と前記ゲート電極との間の前記第１の部分との間に、前記第１の炭化珪素領域の第３の部分が位置し、前記第１の部分の第１導電型不純物の不純物濃度が、前記第３の部分の第１導電型不純物の不純物濃度よりも高い。

第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の模式上面図。第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の模式断面図。第２の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及び、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

不純物濃度は、例えば、ＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（ＳｃａｎｎｉｎｇＣａｐａｃｉｔａｎｃｅＭｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。

（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、ゲート電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、少なくとも一部がゲート電極と第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第２の炭化珪素領域との間に第１の炭化珪素領域の第１の部分が位置する第２導電型の第３の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられ、第１の炭化珪素領域と離間した第１導電型の第４の炭化珪素領域と、第１の電極と第３の炭化珪素領域との間に設けられ、第１の炭化珪素領域と離間した第１導電型の第５の炭化珪素領域と、ゲート電極と第２の炭化珪素領域との間、及び、ゲート電極と第３の炭化珪素領域との間に設けられたゲート絶縁層と、第２の炭化珪素領域及び第３の炭化珪素領域と接し、ゲート電極との間に第１の炭化珪素領域の第１の部分が位置し、第２の電極との間に第１の炭化珪素領域の第２の部分が位置する第２導電型の第６の炭化珪素領域と、を備える。

図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式上面図である。図２は、炭化珪素層表面及び内部の不純物領域のパターンを示す図である。図３、図４、図５は、本実施形態の半導体装置の模式断面図である。図１は、図２のＡＡ’断面図である。図３は、図２のＢＢ’断面図である。図４は、図２のＣＣ’断面図である。図５は、図２のＤＤ’断面図である。

本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。本実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、ＤｏｕｂｌｅＩｍｐｌａｎｔａｔｉｏｎＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。

以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。

ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。

炭化珪素層１０内には、ｎ^＋型のドレイン領域２２、ｎ⁻型のドリフト領域（第１の炭化珪素領域）２４、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｎ^＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ^＋型の第２のソース領域２８ｂ（第５の炭化珪素領域）、ｐ^＋型の第１のボディコンタクト領域３０ａ、ｐ^＋型の第２のボディコンタクト領域３０ｂ、第１のｐ型領域３２ａ（第６の炭化珪素領域）、第２のｐ型領域３２ｂ（第７の炭化珪素領域）、及び、第３のｐ型領域３２ｃを備える。

炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０の少なくとも一部は、ゲート電極１８とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。

炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。

第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。

ｎ^＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

ｎ⁻型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の不純物濃度は、ドレイン領域２２のｎ型不純物の不純物濃度よりも低い。ドリフト領域２４のｎ型不純物の不純物濃度は、例えば、４×１０^１４ｃｍ^−３以上１×１０^１７ｃｍ^−３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。

ドリフト領域２４は、ゲート電極１８と第１のｐ型領域３２ａとの間に位置する第１の部分２４ａ、第１のｐ型領域３２ａとドレイン電極１４との間に位置する第２の部分２４ｂを備える。ドリフト領域２４は、ゲート電極１８とドレイン電極１４との間に位置する第３の部分２４ｃを備える。

第１の部分２４ａ及び第３の部分２４ｃは、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に位置する。第１の部分２４ａは、第３の部分２４ｃに挟まれる。第３の部分２４ｃは、ゲート電極１８と第２の部分２４ｂとの間に位置する。

第１の部分２４ａ及び第３の部分２４ｃのｎ型不純物の不純物濃度は、例えば、第２の部分２４ｂのｎ型不純物の不純物濃度よりも高い。第１の部分２４ａ及び第３の部分２４ｃのｎ型不純物の不純物濃度は、例えば、第２の部分２４ｂのｎ型不純物の不純物濃度よりも一桁以上高い。第１の部分２４ａ及び第３の部分２４ｃのｎ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上である。

第１の部分２４ａ及び第３の部分２４ｃのｎ型不純物の不純物濃度を高くすることにより、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、及び、第１のｐ型領域３２ａから伸びる空乏層の幅を抑制し、ＭＯＳＦＥＴ１００のオン抵抗を低減することが可能である。

また、例えば、第１の部分２４ａのｎ型不純物の不純物濃度は、第３の部分２４ｃのｎ型不純物の不純物濃度よりも高い。第１の部分２４ａのｎ型不純物の不純物濃度を高くすることにより、特に、第１のｐ型領域３２ａから上方に伸びる空乏層の幅を抑制し、ＭＯＳＦＥＴ１００のオン抵抗を更に低減することが可能である。

第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂは、ソース電極１２とドリフト領域２４の第２の部分２４ｂとの間に設けられる。第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂとゲート絶縁層１６の接する面は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。

第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂのｐ型不純物の不純物濃度のピーク値は、例えば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂの深さは、例えば、０．３μｍ以上０．８μｍ以下である。

第１のソース領域２８ａは、ソース電極１２と第１のボディ領域２６ａとの間に設けられる。第１のソース領域２８ａは、ドリフト領域２４と離間している。

第２のソース領域２８ｂは、ソース電極１２と第２のボディ領域２６ｂとの間に設けられる。第２のソース領域２８ｂは、ドリフト領域２４と離間している。

第１のソース領域２８ａ、及び、第２のソース領域２８ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域２８ａ、及び、第２のソース領域２８ｂのｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高い。

第１のソース領域２８ａ、及び、第２のソース領域２８ｂのｎ型不純物の不純物濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。第１のソース領域２８ａ、及び、第２のソース領域２８ｂの深さは第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。

第１のソース領域２８ａ、及び、第２のソース領域２８ｂは、ソース電極１２の電位に固定される。

ｐ^＋型の第１のボディコンタクト領域３０ａは、ソース電極１２と第１のボディ領域２６ａとの間に設けられる。第１のボディコンタクト領域３０ａのｐ型不純物の不純物濃度は、第１のボディ領域２６ａのｐ型不純物の不純物濃度よりも高い。

ｐ^＋型の第２のボディコンタクト領域３０ｂは、ソース電極１２と第２のボディ領域２６ｂとの間に設けられる。第２のボディコンタクト領域３０ｂのｐ型不純物の不純物濃度は、第２のボディ領域２６ｂのｐ型不純物の不純物濃度よりも高い。

第１のボディコンタクト領域３０ａ、及び、第２のボディコンタクト領域３０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディコンタクト領域３０ａ、及び、第２のボディコンタクト領域３０ｂのｐ型不純物の不純物濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

第１のボディコンタクト領域３０ａ、及び、第２のボディコンタクト領域３０ｂの深さは、例えば、０．３μｍ以上０．６μｍ以下である。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃは、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂに接する。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃが、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂに接することで、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃは、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂと同電位に固定される。例えば、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃはソース電極１２の電位に固定される。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃと、ゲート電極１８との間には、ドリフト領域２４の第１の部分２４ａが位置する。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃと、ドレイン電極１４との間には、ドリフト領域２４の第２の部分２４ｂが位置する。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃのｐ型不純物の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの深さは、例えば、０．３μｍ以上１．２μｍ以下である。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの厚さ（図４中のｔ）は、例えば、０．２μｍ以上０．５μｍ以下である。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの深さは、例えば、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂの深さよりも深い。言い換えれば、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃとドレイン電極１４との距離（図５中のｄ１）は、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂとドレイン電極１４との距離（図５中のｄ２）よりも短い。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの幅（図４中のｗ）は、例えば、１．０μｍ以上３．０μｍ以下である。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔（図４中のｓ）は、例えば、２．０μｍ以上６．０μｍ以下である。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔は、例えば、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの幅よりも大きい。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔は、例えば、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの幅の２倍以上である。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃは、例えば、炭化珪素層１０の表面側から、ｐ型不純物を選択的にイオン注入することにより形成することが可能である。

ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。

ゲート絶縁層１６は、ゲート電極１８と第１のボディ領域２６ａとの間に設けられる。また、ゲート絶縁層１６は、ゲート電極１８と第２のボディ領域２６ｂとの間に設けられる。また、ゲート絶縁層１６は、ゲート電極１８とドリフト領域２４の第１の部分２４ａとの間に設けられる。

ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。

層間絶縁層２０は、ゲート電極１８上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。

ソース電極１２は、第１のソース領域２８ａ、及び、第２のソース領域２８ｂに接する。ソース電極１２は、第１のボディコンタクト領域３０ａ、及び、第２のボディコンタクト領域３０ｂに接する。

ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２の炭化珪素層１０と接する領域は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。

ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。

ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。

次に、本実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。

例えば、回路の故障などにより、ＭＯＳＦＥＴが短絡状態になると、ソース−ドレイン間に高い電圧が印加され、大きな電流が流れる。長時間ＭＯＳＦＥＴに大きな電流が流れ続けると、ＭＯＳＦＥＴが破壊に至る。

ＭＯＳＦＥＴが短絡状態になってから、流れる電流を外部から遮断するまでの間、ＭＯＳＦＥＴが破壊されないことが要求される。流れる電流を外部から遮断するには所定の時間が必要となる。したがって、ＭＯＳＦＥＴが短絡状態になってから破壊にいたるまでの時間、すなわち短絡耐量を向上させることが望ましい。

図６は、本実施形態の半導体装置の作用及び効果の説明図である。図６（ａ）はＭＯＳＦＥＴの通常のオン状態の説明図である。図６（ｂ）はＭＯＳＦＥＴに短絡が生じた場合の説明図である。図６（ａ）、図６（ｂ）ともに、図４に相当する断面図である。

図６（ａ）に示すＭＯＳＦＥＴの通常のオン状態の場合には、ソース電極１２とドレイン電極１４との間に印加される電圧は小さい。したがって、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃと、ドリフト領域２４との間に印加される電圧も小さい。

このため、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃからドリフト領域２４へ伸びる空乏層ＤＬの伸びは小さい。したがって、空乏層ＤＬがドリフト領域２４内を流れる電流に与える影響は小さい。

これに対し、ＭＯＳＦＥＴに短絡が生じた場合、ソース電極１２とドレイン電極１４との間に大きな電圧が印加される。したがって、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃと、ドリフト領域２４との間に印加される電圧も大きくなる。

このため、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃからドリフト領域２４へ伸びる空乏層ＤＬの伸びは、通常のオン状態に比較して格段に大きくなる。空乏層ＤＬ部分には電流が流れない。ドリフト領域２４内に大きく伸びた空乏層ＤＬにより、ドリフト領域２４内を流れる電流の経路が制限される。

したがって、ＭＯＳＦＥＴの短絡時のオン抵抗が増大する。言い換えれば、短絡時にソース電極１２とドレイン電極１４との間に流れる電流が小さくなる。結果として、ＭＯＳＦＥＴが短絡状態になってから破壊にいたるまでの時間、すなわち短絡耐量を向上させることが可能となる。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔（図４中のｓ）は、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの幅（図４中のｗ）よりも大きいことが望ましい。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔が相対的に狭くなると、ＭＯＳＦＥＴの通常のオン状態での電流の経路が狭まり、オン抵抗が増大するおそれがある。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの幅（図４中のｗ）は、１．０μｍ以上３．０μｍ以下であることが望ましい。上記範囲を下回ると、十分な短絡耐量の向上が実現できないおそれがある。上記範囲を上回ると、ＭＯＳＦＥＴの通常のオン状態でのオン抵抗が増大するおそれがある。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの間隔（図４中のｓ）は、２．０μｍ以上６．０μｍ以下であることが望ましい。上記範囲を下回ると、ＭＯＳＦＥＴの通常のオン状態でのオン抵抗が増大するおそれがある。上記範囲を上回ると、十分な短絡耐量の向上が実現できないおそれがある。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの厚さ（図４中のｔ）は、０．２μｍ以上０．５μｍ以下であることが望ましい。上記範囲を下回ると、短絡時に第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃが完全空乏化し、空乏層ＤＬの伸びが小さくなるおそれがある。上記範囲を上回ると、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの形成時に炭化珪素層１０にイオン注入により導入されるｐ型不純物の分布の裾の影響により、ＭＯＳＦＥＴの閾値電圧の制御が困難になるおそれがある。

第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの深さは、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂの深さよりも深いことが望ましい。言い換えれば、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃとドレイン電極１４との距離（図５中のｄ１）は、第１のボディ領域２６ａ、及び、第２のボディ領域２６ｂとドレイン電極１４との距離（図５中のｄ２）よりも短いことが望ましい。第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃの形成時に炭化珪素層１０にイオン注入により導入されるｐ型不純物の分布の裾の影響により、ＭＯＳＦＥＴの閾値電圧の制御が困難になることを回避できる。

以上、本実施形態によれば、短絡耐量の向上を可能とするＭＯＳＦＥＴ１００が実現される。

（第２の実施形態）
本実施形態の半導体装置は、ＩＧＢＴである点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。

図７は、本実施形態の半導体装置の模式断面図である。図７は、第１の実施形態の半導体装置の図１に対応する図である。

本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＩＧＢＴ２００である。

以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。

ＩＧＢＴ２００は、炭化珪素層１０、エミッタ電極（第１の電極）１１２、コレクタ電極（第２の電極）１１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。

炭化珪素層１０内には、ｐ^＋型のコレクタ領域１２２、ｎ⁻型のドリフト領域（第１の炭化珪素領域）２４、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｎ^＋型の第１のエミッタ領域１２８ａ（第４の炭化珪素領域）、ｎ^＋型の第２のエミッタ領域１２８ｂ（第５の炭化珪素領域）、ｐ^＋型の第１のボディコンタクト領域３０ａ、ｐ^＋型の第２のボディコンタクト領域３０ｂ、第１のｐ型領域３２ａ（第６の炭化珪素領域）、第２のｐ型領域３２ｂ（第７の炭化珪素領域）、及び、第３のｐ型領域３２ｃを備える。

ＩＧＢＴ２００と、図１に示す第１の実施形態のＭＯＳＦＥＴ１００との構造上の違いは、ＭＯＳＦＥＴ１００のｎ^＋型のドレイン領域２２がｐ^＋型のコレクタ領域１２２に置き換わっている点のみである。

本実施形態によれば、第１の実施形態と同様の作用により、短絡耐量の向上を可能とするＩＧＢＴ２００が実現される。

第１及び第２の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。

第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。

第１及び第２の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１２ソース電極（第１の電極）
１４ドレイン電極（第２の電極）
１６ゲート絶縁層
１８ゲート電極
２４ドリフト領域（第１の炭化珪素領域）
２４ａ第１の部分
２４ｂ第２の部分
２６ａ第１のボディ領域（第２の炭化珪素領域）
２６ｂ第２のボディ領域（第３の炭化珪素領域）
２８ａ第１のソース領域（第４の炭化珪素領域）
２８ｂ第２のソース領域（第５の炭化珪素領域）
３２ａ第１のｐ型領域（第６の炭化珪素領域）
３２ｂ第２のｐ型領域（第７の炭化珪素領域）
１００ＭＯＳＦＥＴ（半導体装置）
１１２エミッタ電極（第１の電極）
１１４コレクタ電極（第２の電極）
１２８ａ第１のエミッタ領域（第４の炭化珪素領域）
１２８ｂ第２のエミッタ領域（第５の炭化珪素領域）
２００ＩＧＢＴ（半導体装置）

Claims

第１の電極と、
第２の電極と、
ゲート電極と、
少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、少なくとも一部が前記ゲート電極と前記第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられ、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域の第１の部分が位置する第２導電型の第３の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域と離間した第１導電型の第４の炭化珪素領域と、
前記第１の電極と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域と離間した第１導電型の第５の炭化珪素領域と、
前記ゲート電極と前記第２の炭化珪素領域との間、及び、前記ゲート電極と前記第３の炭化珪素領域との間に設けられたゲート絶縁層と、
前記第２の炭化珪素領域及び前記第３の炭化珪素領域と接し、前記ゲート電極との間に前記第１の炭化珪素領域の前記第１の部分が位置し、前記第２の電極との間に前記第１の炭化珪素領域の第２の部分が位置する第２導電型の第６の炭化珪素領域と、
前記第２の炭化珪素領域及び前記第３の炭化珪素領域と接し、前記ゲート電極との間に前記第１の炭化珪素領域の前記第１の部分が位置し、前記第２の電極との間に前記第１の炭化珪素領域の前記第２の部分が位置し、前記第６の炭化珪素領域との間に前記第１の炭化珪素領域が位置する第２導電型の第７の炭化珪素領域と、
を備え、
前記第１の炭化珪素領域と前記第３の炭化珪素領域の間に挟まれた前記第６の炭化珪素領域の一部分と、前記第１の炭化珪素領域と前記第３の炭化珪素領域の間に挟まれた前記第７の炭化珪素領域の一部分との間に、前記第１の炭化珪素領域が位置し、
前記第６の炭化珪素領域と前記ゲート電極との間の前記第１の部分と、前記第７の炭化珪素領域と前記ゲート電極との間の前記第１の部分との間に、前記第１の炭化珪素領域の第３の部分が位置し、前記第１の部分の第１導電型不純物の不純物濃度が、前記第３の部分の第１導電型不純物の不純物濃度よりも高い、半導体装置。
前記第６の炭化珪素領域と前記第７の炭化珪素領域との間隔が、前記第６の炭化珪素領域の幅、及び、前記第７の炭化珪素領域の幅よりも大きい請求項１記載の半導体装置。
前記第６の炭化珪素領域の厚さが０．２μｍ以上である請求項１又は請求項２記載の半導体装置。
前記第１の部分の第１導電型不純物の不純物濃度が、前記第２の部分の第１導電型不純物の不純物濃度よりも高い請求項１乃至請求項３いずれか一項記載の半導体装置。