JP2016162861A - 半導体装置 - Google Patents

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浩明 山下
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Hideyuki Ura
秀幸 浦
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Masahiro Shimura
昌洋 志村
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Abstract

【課題】破壊が生じる可能性を低減可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、を有する。第１半導体領域は第１方向に延びている。第１半導体領域は、第１方向と直交する第２方向に複数設けられている。第１半導体領域と第２半導体領域は、第２方向において交互に設けられている。第３半導体領域は、第２半導体領域の上に設けられている。第３半導体領域の第２導電形の不純物濃度は、第２半導体領域の第２導電形の不純物濃度よりも高い。ゲート電極は、第１方向および第２方向を含む面に平行であり第１方向と交差する第３方向に延びている。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
特定の方向に延びるｐ形半導体領域およびｎ形半導体領域が交互に設けられたスーパージャンクション構造と、このスーパージャンクション構造の上に設けられた当該方向と交差する方向に延びるゲート電極と、を有する半導体装置がある。この半導体装置において、正孔は、ｐ形半導体領域を通り、ゲート電極の近傍を通過してソース電極から排出される。このとき、正孔がゲート電極の近傍を通過すると、ゲート電極の電圧が変動する。ゲート電極の電圧が変動すると、半導体装置が誤ってオン状態となる場合がある。この結果、半導体装置の内部に、局所的に大きな電流が流れ、半導体装置の破壊が生じる可能性がある。
米国特許出願公開第２００４／０１０８５６８号明細書
本発明が解決しようとする課題は、破壊が生じる可能性を低減可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、を有する。
第１半導体領域は第１方向に延びている。第１半導体領域は、第１方向と直交する第２方向に複数設けられている。
第２半導体領域は、第１方向に延びている。第１半導体領域と第２半導体領域は、第２方向において交互に設けられている。
第３半導体領域は、第２半導体領域の上に設けられている。第３半導体領域の第２導電形の不純物濃度は、第２半導体領域の第２導電形の不純物濃度よりも高い。
第４半導体領域は、第１半導体領域の上に設けられている。
第５半導体領域は、第４半導体領域の上に選択的に設けられている。
ゲート電極は、第１方向および第２方向を含む面に平行であり第１方向と交差する第３方向に延びている。ゲート電極は、第４半導体領域の上にゲート絶縁層を介して設けられている。
第１実施形態に係る半導体装置の一部を表す斜視断面図。 第１実施形態に係る半導体装置の他の一部を表す斜視断面図。 第１実施形態に係る半導体装置におけるｐ−形半導体領域１２およびｐ形半導体領域１３の詳細を表す模式図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の他の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程の他の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程のさらに他の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程のさらに他の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置の製造工程のさらに他の一例を表す工程斜視断面図。 第１実施形態に係る半導体装置における正孔の流れを例示する模式図。 第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図。 第１実施形態の第１変形例に係る半導体装置の他の一部を表す斜視断面図。 第１実施形態の第１変形例に係る半導体装置におけるｐ−形半導体領域１２およびｐ形半導体領域１３の詳細を表す模式図。 第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図。 第１実施形態の第２変形例に係る半導体装置の他の一部を表す斜視断面図。 第２実施形態に係る半導体装置の一部を表す斜視断面図。 第２実施形態に係る半導体装置の他の一部を表す斜視断面図。 第３実施形態に係る半導体装置の一部を表す斜視断面図。 第３実施形態に係る半導体装置の他の一部を表す斜視断面図。 図２３のＡ−Ａ´線を含むＸ−Ｙ面に沿った断面図。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
第１実施形態に係る半導体装置１について、図１および図２を用いて説明する。
図１は、第１実施形態に係る半導体装置１の一部を表す斜視断面図である。
図２は、第１実施形態に係る半導体装置１の他の一部を表す斜視断面図である。なお、図２において、ゲート絶縁層３０、ゲート電極３１、絶縁層３２、およびソース電極４１は省略されている。
半導体装置１は、例えば、ＭＯＳＦＥＴである。
図１および図２に表すように、半導体装置１は、ｎ＋形（第１導電形）のドレイン領域１７と、ｎ−形半導体層１０と、ｐ−形（第２導電形）の半導体領域１２（第２半導体領域）と、ｐ形半導体領域１３（第３半導体領域）と、ｐ形ベース領域１４（第４半導体領域）と、ｎ＋形ソース領域１５（第５半導体領域）と、ｐ＋形コンタクト領域１６と、ゲート絶縁層３０と、ゲート電極３１と、ドレイン電極４０と、ソース電極４１と、を有する。
ｎ−形半導体層１０は、ｎ−形半導体領域１１（第１半導体領域）を有している。
ｎ＋形ドレイン領域１７は、ドレイン電極４０と電気的に接続されている。ｎ−形半導体層１０は、ｎ＋形ドレイン領域１７の上に設けられている。ｎ−形半導体層１０は、複数のｎ−形半導体領域１１を有する。
それぞれのｎ−形半導体領域１１は、Ｙ方向（第１方向）に延びている。また、ｎ−形半導体領域１１は、Ｙ方向と直交するＸ方向（第２方向）において、複数設けられている。
Ｘ方向において、ｎ−形半導体領域１１同士の間には、ｐ−形半導体領域１２が設けられている。ｐ−形半導体領域１２は、Ｘ方向において複数設けられ、それぞれのｐ−形半導体領域１２は、Ｙ方向に延びている。
ｐ−形半導体領域１２の上には、ｐ形半導体領域１３が設けられている。ｐ形半導体領域１３の少なくとも一部は、Ｘ方向において、ｎ−形半導体領域１１同士の間に位置している。ｎ−形半導体領域１１およびｐ−形半導体領域１２により、スーパージャンクション構造が形成される。
ｐ形半導体領域１３は、Ｘ方向において複数設けられ、それぞれのｐ形半導体領域１３は、Ｙ方向に延びている。Ｘ方向およびＹ方向に直交するＺ方向におけるｐ形半導体領域１３の厚み、およびｐ形半導体領域１３のｐ形不純物濃度は、ｐ形半導体領域１３が空乏化しないように設計されうる。
より具体的には、半導体装置１がアバランシェ状態である場合に、ｎ−形半導体領域１１とｐ形半導体領域１３とのｐｎ接合面からＸ方向に延びる空乏層、およびｎ−形半導体層１０とｐ−形半導体領域１２とのｐｎ接合面からＺ方向に延びる空乏層に対して、ｐ形半導体領域１３が完全に空乏化しないように、ｐ形半導体領域１３のＺ方向の厚み、およびｐ形半導体領域１３におけるｐ形不純物濃度が設計されうる。なお、ここではアバランシェ状態とは、半導体装置１に半導体装置１が有する耐圧を超える電圧が印加され、電流を通電している状態を意味している。
図１および図２に表すように、ｎ−形半導体領域１１の上およびｐ形半導体領域１３の上には、ｐ形ベース領域１４が設けられている。ｐ形ベース領域１４について、ｎ−形半導体領域１１の上に位置する部分のｐ形不純物濃度と、ｐ形半導体領域１３の上に位置する部分のｐ形不純物濃度と、が異なっていてもよい。一例として、ｐ形ベース領域１４のうち、ｐ形半導体領域１３の上に位置する部分のｐ形不純物濃度は、ｎ−形半導体領域１１の上に位置する部分のｐ形不純物濃度よりも高い。
ｐ形ベース領域１４は、Ｘ−Ｙ面に平行であり、Ｙ方向と交差する第３方向に延びている。また、ｐ形ベース領域１４は、Ｘ−Ｙ面に平行であり、第３方向と直交する第４方向において複数設けられている。なお、ｐ形ベース領域１４は、ｐ形半導体領域１３の上に設けられておらず、ｎ−形半導体領域１１の上にのみ設けられていてもよい。この場合、ｐ形ベース領域１４は、第４方向に加えて第３方向においても複数設けられる。
図１および図２に表す例では、第３方向は、Ｘ方向であり、第４方向は、Ｙ方向である。第３方向および第４方向は、Ｘ方向成分およびＹ方向成分の両方を含んだ方向であってもよい。以降の説明では、第３方向がＸ方向であり、第４方向がＹ方向である場合について説明する。
ｐ形ベース領域１４の上には、ｎ＋形ソース領域１５が選択的に設けられている。ｎ＋形ソース領域１５は、Ｙ方向において複数設けられ、それぞれのｎ＋形ソース領域１５は、Ｘ方向に延びている。例えば、図１および図２に表すように、１つのｐ形ベース領域１４の上に、互いに離間した２つのｎ＋形ソース領域１５が設けられる。
ｐ形ベース領域１４の上には、さらに、ｐ＋形コンタクト領域１６が選択的に設けられている。ｐ＋形コンタクト領域１６は、Ｙ方向において複数設けられ、それぞれのｐ＋形コンタクト領域１６は、Ｘ方向に延びている。例えば、ｐ＋形コンタクト領域１６の少なくとも一部は、Ｙ方向において、１つのｐ形ベース領域１４の上に設けられた２つのｎ＋形ソース領域１５の間に設けられる。ｐ＋形コンタクト領域１６の一部は、例えば、Ｚ方向において、ｎ＋形ソース領域１５の少なくとも一部と、ｎ形半導体領域１１の一部と、の間に設けられている。
一例において、ｐ形半導体領域１３のｐ形不純物濃度は、ｐ形ベース領域１４のｐ形不純物濃度より低い。ただし、ｐ形半導体領域１３のｐ形不純物濃度は、ｐ形ベース領域１４のｐ形不純物濃度以上であってもよい。また、ｐ形半導体領域１３のｐ形不純物濃度は、ｐ＋形コンタクト領域１６のｐ形不純物濃度以上であってもよい。
ｐ形ベース領域１４の一部の上には、ゲート絶縁層３０を介して、ゲート電極３１が設けられている。より具体的には、ゲート電極３１は、ｎ−形半導体領域１１の一部の上、ｐ形半導体領域１３の一部の上、ｐ形ベース領域１４の一部の上、およびｎ＋形ソース領域１５の一部の上に、ゲート絶縁層３０を介して設けられている。ゲート電極３１は、Ｙ方向において複数設けられ、それぞれのゲート電極３１は、Ｘ方向に延びている。すなわち、ゲート電極３１は、ｎ−形半導体領域１１とｐ形半導体領域１２が延びる方向と交差する方向に延びている。
ｎ＋形ソース領域１５の上、ｐ＋形コンタクト領域１６の上、およびゲート電極３１の上には、ソース電極４１が設けられている。ｎ＋形ソース領域１５およびｐ＋形コンタクト領域１６は、ソース電極４１と電気的に接続されている。ゲート電極３１とソース電極４１との間には絶縁層３２が設けられ、ゲート電極３１は、ソース電極４１と電気的に分離されている。
ドレイン電極４０に、ソース電極４１に対して正の電圧が印加された状態で、ゲート電極３１に閾値以上の電圧が加えられることで、半導体装置１がオン状態となる。このとき、ｐ形ベース領域１４のゲート絶縁層３０近傍の領域にチャネル（反転層）が形成される。このチャネルを通して、ｎ−形半導体層１０とｎ＋形ソース領域１５との間で電流が流れる。
半導体装置１がオフ状態であり、かつソース電極４１の電位に対してドレイン電極４０に正の電位が印加されているときは、ｎ−形半導体領域１１とｐ−形半導体領域１２のｐｎ接合面からｎ−形半導体領域１１およびｐ−形半導体領域１２に空乏層が広がる。ｎ−形半導体領域１１およびｐ−形半導体領域１２が、ｎ−形半導体領域１１とｐ−形半導体領域１２とのｐｎ接合面に対して鉛直方向に空乏化し、ｎ−形半導体領域１１とｐ−形半導体領域１２とのｐｎ接合面に対して平行方向の電界集中を抑制するため、高い耐圧が得られる。
換言すると、スーパージャンクション構造によって耐圧を保持するためには、半導体装置１がオフ状態の際に、ｎ−形半導体領域１１およびｐ−形半導体領域１２が空乏化する必要がある。一方で、半導体装置のオン抵抗を低減するためには、ｎ−形半導体領域１１の不純物濃度を高くすることが求められる。ｎ−形半導体領域１１の不純物濃度を高くすると、ｎ−形半導体領域１１において空乏層が広がり難くなるため、半導体装置の耐圧が低下する場合がある。
従って、耐圧を保持しつつ、オン抵抗を低減するためには、ｎ−形半導体領域１１の不純物濃度を高めるとともに、ｎ−形半導体領域１１の幅を狭くすることが求められる。
しかし、ｎ−形半導体領域１１およびｐ−形半導体領域１２の延びる方向がゲート電極の延びる方向と同じである場合、ｎ−形半導体領域１１の幅（ｐ−形半導体領域１２のピッチ）は、ゲート電極同士の間隔との関係で制限を受ける。これは、ベース領域およびソース領域がｐ−形半導体領域１２の上に形成されるためである。
これに対して、ゲート電極が、ｎ形半導体領域とｐ形半導体領域が延びる方向と交差する方向に延びる構造を採用することで、ゲート電極同士の間隔と、ｎ−形半導体領域１１の幅と、を別個に設計することが可能となる。
次に、図３を用いて、ｐ−形半導体領域１２およびｐ形半導体領域１３の詳細について説明する。
図３は、第１実施形態に係る半導体装置１における、ｐ−形半導体領域１２およびｐ形半導体領域１３の詳細を表す模式図である。より具体的には、図３における左図は、図１の、ｐ−形半導体領域１２およびｐ形半導体領域１３の近傍を拡大した断面図である。図３における右図は、左図のＡ−Ａ´線上の各位置におけるｐ形不純物濃度を表している。
ｐ形半導体領域１３においてＺ方向に広がる空乏層の厚みＴａは、以下の式（１）で表される。
Figure 2016162861

式（１）において、ｑは、電気素量である。すなわち、ｑはおおよそ１．６０２×１０−１９［Ｃ］である。Ｎｐは、ｐ形半導体領域１３におけるｐ形不純物濃度である。Ｅｃは、ｐ−形半導体領域１２における臨界電界である。この臨界電界を超えると、ｐ−形半導体領域１２においてアバランシェ降伏が生じる。εは、ｐ形半導体領域１３に含まれる半導体材料の誘電率である。すなわち、ｐ形半導体領域１３の主成分がＳｉである場合、εはおおよそ１２である。
なお、Ｅｃは、例えば、ｐ−形半導体領域１２のＸ方向における中央であってｐ形半導体領域１３近傍の部分Ｐ１におけるｐ形不純物濃度を用いて求めることができる。Ｎｐは、例えば、ｐ形半導体領域１３のＸ方向の中央において、最も高いｐ形不純物濃度の値を用いて求めることができる。すなわち、Ｎｐは、例えば、部分Ｐ２におけるｐ形不純物濃度である。
式（１）から得られる厚みＴａが、ｐ形半導体領域１３のＺ方向における厚みＴｐよりも薄いことで、半導体装置１のオン状態からオフ状態へのスイッチング動作時において、ｐ形半導体領域１３が完全に空乏化する可能性を低減することができる。
厚みＴｐは、ゲート絶縁層３０から、ｐ−形半導体領域１２とｐ形半導体領域１３との境界までの距離でありうる。例えば、Ａ−Ａ´線上で、ｐ−形半導体領域１２からｐ形半導体領域１３に向かう方向において、部分Ｐ３におけるｐ形不純物濃度を３０％以上上回った点を、ｐ−形半導体領域１２とｐ形半導体領域１３との境界とみなせる。なお、部分Ｐ３は、ｐ−形半導体領域１２のＸ方向およびＹ方向において中央に位置する部分である。
これは、ｐ−形半導体領域１２のＺ方向におけるｐ形不純物濃度のばらつきが、２０％程度ありうるためである。すなわち、このばらつきを超えてｐ形不純物濃度が変化している点を、ｐ−形半導体領域１２とｐ形半導体領域１３との境界とみなすことができる。
ここで、半導体装置１の製造方法の一例について、図４〜図８を用いて説明する。
図４〜図８は、第１実施形態に係る半導体装置１の製造工程の一例を表す工程斜視断面図である。
まず、ｎ＋形の半導体基板１７ａを用意する。ｎ＋形基板１７ａの主成分は、例えば、シリコン（Ｓｉ）である。ｎ＋形基板１７ａの主成分は、ガリウムヒ素、炭化シリコン、または窒化ガリウムであってもよい。ｎ＋形基板１７ａはｎ形不純物を含んでいる。ｎ形不純物としては、例えば、アンチモン、ヒ素またはリンを用いることができる。
次に、図４（ａ）に表わすように、ｎ＋形基板１７ａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１０ａを形成する。ｎ−形半導体層１０ａは、例えば、ＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法を用いて形成される。
次に、図４（ｂ）に表わすように、ｎ−形半導体層１０ａに開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向において複数設けられ、それぞれの開口ＯＰ１は、Ｙ方向に延びている。
開口ＯＰ１は、例えば、フォトリソグラフィ法を用いて不図示のマスクを形成し、このマスクを用いてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行うことにより形成される。
次に、ｎ−形半導体層１０ａの上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させる。この工程により、図５（ａ）に表わすように、開口ＯＰ１の内部にｐ形半導体層１２ａが形成される。開口ＯＰ１の内部以外に堆積した半導体材料は、例えば、ＣＭＰ(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)法を用いて除去される。
次に、ｎ−形半導体層１０ａの上に、マスクＭ１を形成する。マスクＭ１は、例えば、フォトレジストである。マスクＭ１は、酸化シリコンを含む層であってもよい。
次に、図５（ｂ）に表すように、マスクＭ１を用いてｐ形半導体層１２ａの表面部分にｐ形不純物をイオン注入し、熱を加えて活性化させることで、ｐ形半導体領域１３ａが形成される。ｐ形半導体層１２ａのうちｐ形半導体領域１３以外の部分が、図１および図２に表すｐ−形半導体領域１２に対応する。
次に、図６(ａ)に表すように、ｎ−形半導体層１０ａの上およびｐ形半導体領域１３ａの上に絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、例えば、酸化シリコンを含む。絶縁層ＩＬ１は、例えば、ｎ−形半導体層１０ａの表面およびｐ形半導体領域１３ａの表面を熱酸化することで形成される。
次に、絶縁層ＩＬ１の上に導電層を形成する。この導電層は、例えば、ポリシリコンを含み、ＣＶＤ法を用いて形成される。この導電層をパターニングすることで、ゲート電極３１を形成する。
次に、図６（ｂ）に表すように、ゲート電極３１を覆う絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、例えば、酸化シリコンを含み、ＣＶＤ法を用いて形成される。絶縁層ＩＬ２は、パターニングされた導電層の表面を熱酸化することで形成されてもよい。
次に、図７(ａ)に表すように、絶縁層ＩＬ１の一部および絶縁層ＩＬ２の一部を除去することで、ｎ−形半導体層１０ａの上面の一部およびｐ形半導体領域１３の上面の一部を露出させる。この工程により、図１および図２に表すゲート絶縁層３０および絶縁層３２が形成される。
次に、図７(ｂ)に表すように、ｎ−形半導体層１０ａおよびｐ形半導体領域１３の露出した部分に、ｐ形ベース領域１４ａを形成する。ｐ形ベース領域１４ａは、ゲート絶縁層３０、ゲート電極３１、および絶縁層３２をマスクとして用いて、ｐ形不純物をイオン注入し、熱を加えて活性化させることで形成される。このとき、ｐ形半導体領域１３ａのうち、ｐ形ベース領域１４ａ以外の領域が、図１および図２に表すｐ形半導体領域１３に対応する。
なお、形成されるｐ形ベース領域１４ａのｐ形不純物濃度が、ｐ形半導体領域１３のｐ形不純物濃度以下である場合は、ｎ−形半導体層１０ａの露出した部分にのみｐ形不純物をイオン注入して、ｐ形ベース領域１４ａを形成してもよい。
次に、不図示のマスクを用いて、ｐ形ベース領域１４ａのうちｎ＋形ソース領域１５が形成される位置にｎ形不純物をイオン注入する。続いて、不図示のマスクを用いて、ｐ形ベース領域１４ａのうちｐ＋形コンタクト領域１６が形成される位置にｐ形不純物をイオン注入する。
続いて、ｎ形不純物およびｐ形不純物が注入された領域を加熱することで、図８(ａ)に表すように、ｎ＋形ソース領域１５およびｐ＋形コンタクト領域１６が形成される。このとき、ｐ形ベース領域１４ａのうち、ｎ＋形ソース領域１５およびｐ＋形コンタクト領域１６以外の領域が、図１および図２に表すｐ形ベース領域１４に対応する。なお、形成されるｐ＋形コンタクト領域１６のｐ形不純物濃度が、ｐ形半導体領域１３のｐ形不純物濃度以下である場合は、ｎ−形半導体層１０ａの上にのみｐ＋形コンタクト領域１６を形成してもよい。
次に、図８（ｂ）に表すように、ｎ＋形ソース領域１５の上およびｐ＋形コンタクト領域１６の上にソース電極４１を形成する。続いて、ｎ＋形基板１７ａが所定の厚みになるまで、ｎ＋形基板１７ａの裏面を研磨する。研磨された後のｎ＋形基板１７ａは、図１および図２に表すｎ＋形ドレイン領域１７に対応する。
次に、基板の裏面にドレイン電極４０を形成することで、図１および図２に表す半導体装置１が得られる。
または、半導体装置１は、以下の方法を用いても作製することができる。
図９および図１０は、第１実施形態に係る半導体装置１の製造工程の他の一例を表す工程斜視断面図である。
まず、ｎ＋形基板１７ａを用意する。続いて、ｎ＋形基板１７ａの上に、ｎ形不純物を添加しながらｎ−形半導体層１０１を形成し、ｎ−形半導体層１０１の上に、マスクＭ１を形成する。マスクＭ１は、例えば、フォトレジストである。
マスクＭ１を用いて、ｎ−形半導体層１０１の表面の一部にｐ形不純物をイオン注入する。この工程により、図９(ａ)に表すように、ｎ−形半導体層１０１中に、ｐ形不純物が注入された領域１２１が形成される。
次に、マスクＭ１を除去し、ｎ−形半導体層１０１の上にｎ−形半導体層１０２を形成する。続いて、マスクＭ２を形成し、ｎ−形半導体層１０２の表面の一部にｐ形不純物をイオン注入し、領域１２２を形成する。これらの工程を繰り返し行い、図９（ｂ）に表すように、ｎ−形半導体層１０２〜１０４、およびｐ形不純物がイオン注入された領域１２２〜１２４を形成する。
なお、図９（ｂ）に表すｎ形半導体層の数は一例である。図９（ｂ）に表すｎ形半導体層の数よりも多くのｎ形半導体層が積層形成されても良いし、これよりも少ない数のｎ形半導体層が形成されてもよい。
次に、ｎ−形半導体層１０４の上に、ｎ−形半導体層１０５を形成する。ｎ−形半導体層１０５の上にマスクＭ５を形成し、ｎ−形半導体層１０５の表面の一部にｐ形不純物をイオン注入する。このとき、領域１２２〜１２４のそれぞれに注入されたｐ形不純物の量よりも多くのｐ形不純物を、イオン注入する。この工程により、ｐ形不純物が注入された領域１３１が形成される。同様の工程を再度行い、図１０(ａ)に表すように、ｎ−形半導体層１０５および１０６と、これらのｎ−形半導体層中に形成された領域１３１および１３２が形成される。
次に、マスクＭ６を除去し、ｎ−形半導体層１０１〜１０６を加熱する。この工程により、これらの半導体層に注入された不純物が活性化され、ｐ−形半導体領域１２およびｐ形半導体領域１３ａが形成される。また、ｎ−形半導体層１０１〜１０６は、図５（ｂ）に表すｎ−形半導体層１０ａに対応する。このときの様子を図１０（ｂ）に表す。
その後は、図６〜図８に表す工程と同様の工程を行うことで、半導体装置１が得られる。
あるいは、半導体装置１は、以下の方法を用いても作製することができる。
図１１〜図１３は、第１実施形態に係る半導体装置１の製造工程のさらに他の一例を表す工程斜視断面図である。
まず、ｎ＋形基板１７ａを用意する。続いて、ｎ＋形基板１７ａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１０ａを形成する。続いて、図１１(ａ)に表すように、ｎ−形半導体層１０ａの上に、マスクＭ１を形成する。
マスクＭ１は、例えば、酸化シリコンを含む。マスクＭ１は、ｎ−形半導体層１０ａの表面を熱酸化して酸化シリコン層を形成し、この酸化シリコン層をパターニングすることで形成されうる。または、ＣＶＤ法を用いてｎ−形半導体層１０ａの上に酸化シリコン層を形成し、この酸化シリコン層をパターニングすることで形成されてもよい。
次に、図１１（ｂ）に表すように、マスクＭ１を用いて、ＲＩＥ法により、ｎ−形半導体層１０ａに複数の開口ＯＰ１を形成する。
次に、ｎ−形半導体層１０ａの上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させる。続いて、マスクＭ１の上に堆積した余剰なＳｉを、例えばＣＭＰ法を用いて除去する。この工程により、図１２（ａ）に表すように、開口ＯＰ１の内部に、ｐ形半導体層１２ａが形成される。
次に、図１２（ｂ）に表すように、ｐ形半導体層１２ａの一部を、例えばＲＩＥ法を用いて除去する。
次に、ｐ形半導体層１２ａの上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させる。このとき、ｐ形半導体層１２ａを形成する際に添加したｐ形不純物の量よりも多くのｐ形不純物を添加しながら、エピタキシャル成長を行う。続いて、マスクＭ１の上に堆積した余剰なＳｉを、例えばＣＭＰにより除去する。この工程により、図１３（ａ）に表すように、ｐ形半導体層１２ａの上に、ｐ形半導体層１３ａが形成される。
次に、図１３（ｂ）に表すように、マスクＭ１を除去する。続いて、例えばＣＭＰ法を用いて、ｎ−形半導体層１０ａの表面およびｐ形半導体層１３ａの表面を平坦化する。その後は、図６〜図８に表す工程と同様の工程を行うことで、半導体装置１が得られる。
次に、本実施形態に係る半導体装置１の作用および効果について説明する。
本実施形態によれば、ｐ−形半導体領域１２の上にｐ形半導体領域１３を設けることで、アバランシェ状態において半導体装置の破壊が生じる可能性が低減される。
まず、半導体装置１がアバランシェ状態である場合の、半導体装置１内部のキャリアの動きについて説明する。半導体装置１がアバランシェ状態になると、ドレイン電極４０とソース電極４１との間に、通常の耐圧時よりも大きな電圧が印加される。この電圧によって半導体装置１の内部に発生する電界によって、半導体装置１内部の自由電子やイオンなどが加速される。
加速された電子やイオンが原子などに衝突して電離が生じることで、正孔及び自由電子が生成される。特に、この電離は、ｎ−形半導体層１０とｐ−形半導体領域１２とのｐｎ接合面などの、電界強度が高いところで生じやすい。生成された電子は、ｎ形半導体領域を通してドレイン電極４０から排出される。生成された正孔は、ｐ形半導体領域を通してソース電極４１から排出される。
ここで、比較例として、ｐ形半導体領域１３を有さない半導体装置について説明する。この比較例に係る半導体装置の場合、生成された正孔は、ｐ−形半導体領域１２、ｐ形ベース領域１４、およびｐ＋形コンタクト領域１６を通ってソース電極４１へ排出される。このとき、正孔の一部は、ｐ−形半導体領域１２のうちゲート絶縁層３０の近傍を通過してｐ形ベース領域１４およびｐ＋形コンタクト領域１６を流れていく。
正孔がゲート絶縁層３０の近傍を通過すると、当該ゲート絶縁層３０の上に設けられたゲート電極３１に電子が引き寄せられる。ゲート電極３１に電子が引き寄せられることで、当該ゲート電極３１の電圧が増加する。また、電離によるキャリアの生成は、局所的に発生することから、複数のゲート電極３１の一部で電圧の増加が生じ、複数のゲート電極３１の他の一部では電圧の増加が生じない。さらに、電離が生じる箇所は、時間の経過とともに変動するため、電圧の増加が生じるゲート電極３１も時間の経過とともに変動しうる。
ゲート電極３１の電圧の変動が生じると、複数のゲート電極３１のうち一部のゲート電極３１に閾値より大きい電圧が印加される場合がある。一部のゲート電極３１に閾値より大きい電圧が印加されると、当該一部のゲート電極３１近傍の領域に電流が集中して流れる。この結果、当該領域の温度が上昇し、半導体装置の破壊に至る可能性がある。
これに対して、本実施形態に係る半導体装置１は、ｐ−形半導体領域１２の上に設けられたｐ形半導体領域１３を有する。また、ｐ形半導体領域１３は、ｐ−形半導体領域１２の半導体装置１がアバランシェ状態である場合においても、完全には空乏化しない厚みおよび不純物濃度を有する。このｐ形半導体領域１３を有することで、正孔は、図１４に表すように、空乏化しているｐ形半導体領域１３の下部を通過し、ｐ形ベース領域１４およびｐ＋形コンタクト領域１６を通して排出される。
このため、ゲート絶縁層３０を流れる正孔の量が低減され、ゲート電極３１の電圧の変動が抑制される。この結果、半導体装置１が誤ってオン状態となる可能性が低減され、アバランシェ状態において半導体装置の破壊が生じる可能性が低減される。
また、ゲート絶縁層３０、ゲート電極３１、および絶縁層３２をマスクとして用いてｐ形ベース領域１４、ｎ＋形ソース領域１５、およびｐ＋形コンタクト領域１６を形成する場合、ｎ−形半導体領域１１の上だけでなく、ｐ−形半導体領域１２の上にもｎ＋形ソース領域１５が形成されうる。ｐ−形半導体領域１２の上にｎ＋形ソース領域１５が設けられている場合、正孔がゲート絶縁層３０の近傍を通ってｐ形ベース領域１４を流れることで、ｐ形ベース領域１４のうちｎ＋形ソース領域１５近傍の領域で電圧降下が生じる。
この電圧降下が大きくなると、ｎ＋形ソース領域１５をエミッタ、ｐ形ベース領域１４をベースとする寄生バイポーラトランジスタのラッチアップが生じやすくなる。アバランシェ状態においてバイポーラトランジスタがオン状態になると、大きな電流が半導体装置を流れるため、半導体装置が破壊される可能性がある。
これに対して、ｐ形半導体領域１３を設けることでよってゲート絶縁層３０の近傍に流れる正孔の量を低減することができる。このため、ｐ形ベース領域１４のうちｎ＋形ソース領域１５近傍の領域で電圧降下を低減することができる。従って、ｐ−形半導体領域１２の上にｎ＋形ソース領域１５が設けられている場合であっても、バイポーラトランジスタのラッチアップが生じる可能性を低減することが可能である。すなわち、本実施形態に係る半導体装置によれば、ゲート絶縁層３０、ゲート電極３１、および絶縁層３２をマスクとして用いてｎ＋形ソース領域１５を容易に形成可能としつつ、半導体装置の破壊が生じる可能性を低減することができる。
なお、ｐ形半導体領域１３は、完全には空乏化しないため、半導体装置１の耐圧に影響を与えうる。スーパージャンクション構造により得られる耐圧に対してｐ形半導体領域１３が与える影響を低減するために、ｐ形半導体領域１３の厚みＴｐは、ｐ−形半導体領域１２のＺ方向における厚みＴｓｊの１／１０以下であることが望ましい。ＴｐをＴｓｊの１／１０以下とすることで、ｐ形半導体領域１３が、半導体装置１の耐圧に与える影響をおおよそ１０％以下とすることができる。
また、ゲート電極３１が延びている方向は、ｎ−形半導体領域１１およびｐ−形半導体領域１２が延びている方向に対して交差していればよいが、これらの方向に対して垂直であることが最も望ましい。ゲート電極３１がｎ−形半導体領域１１およびｐ−形半導体領域１２が延びている方向に対して垂直な方向に延びていることで、ゲート電極３１とｎ−形半導体領域１１との対向面積を低減することができる。この結果、半導体装置１におけるゲート−ドレイン間の帰還容量Ｃｒｓｓを低減し、半導体装置１のスイッチング速度を向上させることが可能となる。
（第１実施形態の第１変形例）
第１実施形態の第１変形例に係る半導体装置１ａについて、図１５および図１６を用いて説明する。
図１５は、第１実施形態の第１変形例に係る半導体装置１ａの一部を表す斜視断面図である。
図１６は、第１実施形態の第１変形例に係る半導体装置１ａの他の一部を表す斜視断面図である。
なお、図１６において、ゲート絶縁層３０、ゲート電極３１、絶縁層３２、およびソース電極４１は省略されている。
半導体装置１ａは、例えば、ｐ形半導体領域１８を有する点で半導体装置１と異なる。ｐ−形半導体領域１８は、ｐ形半導体領域１３の上に設けられている。ｐ−形半導体領域１８は、Ｘ方向において、ｎ−形半導体領域１１により複数に分断されている。ｐ−形半導体領域１８の下端のＺ方向における位置は、ゲート絶縁層３０のＺ方向における位置と、ｐ形ベース領域１４の下端のＺ方向における位置と、の間にある。すなわち、ｐ−形半導体領域１８は、Ｙ方向において、ｐ形ベース領域１４により複数に分断されている。
ｐ−形半導体領域１８のｐ形不純物濃度は、例えば、ｐ−形半導体領域１２のｐ形不純物濃度以下である。ただし、ｐ−形半導体領域１８のｐ形不純物濃度は、ｐ−形半導体領域１２のｐ形不純物濃度よりも高く、ｐ形半導体領域１３のｐ形不純物濃度より低くてもよい。
本変形例においても、ｐ形半導体領域１３のＺ方向の厚み、およびｐ形半導体領域１３におけるｐ形不純物濃度は、ｐ形半導体領域１３が空乏化しないように設計されうる。
ここで、本変形例におけるｐ形半導体領域１３の厚みＴａについて、図１７を用いて説明する。
図１７は、第１実施形態の第１変形例に係る半導体装置１ａにおける、ｐ−形半導体領域１２およびｐ形半導体領域１３の詳細を表す模式図である。より具体的には、図１７における左図は、図１５の、ｐ−形半導体領域１２およびｐ形半導体領域１３の近傍を拡大した断面図である。図１７における右図は、左図のＡ−Ａ´線上の各位置におけるｐ形不純物濃度を表している。
厚みＴｐは、ｐ−形半導体領域１２とｐ形半導体領域１３との境界から、ｐ形半導体領域１３とｐ−形半導体領域１８との境界までのＺ方向における距離でありうる。例えば、Ａ−Ａ´線上で、ｐ−形半導体領域１２からｐ形半導体領域１３に向かう方向において、部分Ｐ３におけるｐ形不純物濃度を３０％以上上回った点を、ｐ−形半導体領域１２とｐ形半導体領域１３との境界とみなすことができる。また、ｐ形半導体領域１３からｐ−形半導体領域１８に向かう方向において、ｐ形不純物濃度が低下し、部分Ｐ３における不純物濃度と同じ不純物濃度を有する部分を、ｐ形半導体領域１３とｐ形半導体領域１８との境界とみなすことができる。なお、部分Ｐ３は、ｐ−形半導体領域１２のＸ方向およびＹ方向において中央に位置する部分である。
厚みＴｐが、式（１）から得られる厚みＴａよりも厚ければ、ｐ形半導体領域１３は、半導体装置１のオン状態からオフ状態へのスイッチング動作時において、完全に空乏化する可能性を低減することができる。
本変形例を用いた場合でも、第１実施形態と同様に、オン抵抗を低減しつつ、アバランシェ状態において半導体装置の破壊が生じる可能性を低減することが可能である。
（第１実施形態の第２変形例）
第１実施形態の第２変形例に係る半導体装置１ｂについて、図１８および図１９を用いて説明する。
図１８は、第１実施形態の第２変形例に係る半導体装置１ｂの一部を表す斜視断面図である。
図１９は、第１実施形態の第２変形例に係る半導体装置１ｂの他の一部を表す斜視断面図である。なお、図１９において、ゲート絶縁層３０、ゲート電極３１、絶縁層３２、およびソース電極４１は省略されている。
半導体装置１ｂにおいて、ｐ＋形半導体領域１３におけるｐ形不純物濃度は、ｐ＋形コンタクト領域１６におけるｐ形不純物濃度以上である。あるいは、ｐ＋形半導体領域１３のｐ形不純物濃度は、ｐ形ベース領域１４のｐ形不純物濃度より高い範囲で、ｐ＋形コンタクト領域１６のｐ形不純物濃度より低くてもよい。半導体装置１ｂにおいて、ｐ形ベース領域１４およびｐ＋形コンタクト領域１６を介さずに、ｐ＋形半導体領域１３からソース電極４１へ正孔を排出可能に、ｐ＋形半導体領域１３が設けられている。
図１９に表すように、ｐ形ベース領域１４、ｎ＋形ソース領域１５、およびｐ＋形コンタクト領域１６は、ｎ−形半導体領域１１の上にのみ設けられている。なお、半導体装置１ｂでは、ｐ＋形半導体領域１３がソース電極４１と電気的に接続されているため、ｐ＋形コンタクト領域１６は、設けられていなくてもよい。
本変形例を用いた場合でも、第１実施形態と同様に、オン抵抗を低減しつつ、アバランシェ状態において半導体装置の破壊が生じる可能性を低減することが可能である。
（第２実施形態）
第２実施形態に係る半導体装置２について、図２０および図２１を用いて説明する。
図２０は、第２実施形態に係る半導体装置２の一部を表す斜視断面図である。
図２１は、第２実施形態に係る半導体装置２の他の一部を表す斜視断面図である。なお、図２１において、ゲート絶縁層３０、ゲート電極３１、絶縁層３２、およびソース電極４１は省略されている。
半導体装置２は、例えば、ｎ＋形半導体領域１９をさらに有する点で半導体装置１と相違する。半導体装置２におけるｎ＋形半導体領域１９以外の構造については、半導体装置１と同様の構造を採用可能である。
ｎ＋形半導体領域１９は、例えば、Ｙ方向において複数設けられ、それぞれのｎ＋形半導体領域１９は、Ｘ方向に延びている。ｎ＋形半導体領域１９の一部は、ｎ−形半導体領域１１の上に位置し、ｎ＋形半導体領域１９の他の一部は、ｐ形半導体領域１３の上に位置している。それぞれのｎ＋形半導体領域１９は、Ｙ方向において隣り合うｐ形ベース領域１４の間に設けられている。すなわち、ｎ＋形半導体領域１９は、ｐ形ベース領域１４の少なくとも一部と、Ｙ方向において重なっている。
ｎ＋形半導体領域１９の下端のＺ方向における位置は、ゲート絶縁層３０のＺ方向における位置と、ｐ形ベース領域１４の下端のＺ方向における位置と、の間にある。ｎ＋形半導体領域１９の下端のＺ方向における位置は、例えば、ｐ形半導体領域１３とｎ＋形半導体領域１９とのｐｎ接合面のＺ方向における位置と等しい。ｐ形ベース領域１４の下端のＺ方向における位置は、例えば、ｎ−形半導体層１０とｐ形ベース領域１４とのｐｎ接合面のＺ方向における位置と等しい。
半導体装置２において、ｎ＋形ソース領域１５とｎ＋形半導体領域１９はともにＸ方向に延びている。このため、ドレイン電極４０に、ソース電極４１に対して正の電圧が印加され、ゲート電極３１に閾値以上の電圧が印加された場合、ｎ＋形ソース領域１５とｎ＋形半導体領域１９との間に、Ｘ方向に広がるチャネルが形成される。電子は、ｎ＋形ソース領域１５からｎ−形半導体領域１１の上およびｐ形半導体領域１３の上のｎ＋形半導体領域１９に、このチャネル流れ、ｎ−形半導体領域１１を通ってドレイン電極４０に流れる。
一方、半導体装置１では、ｐ形半導体領域１３の上に、ｎ形の半導体領域が設けられていない。このため、ｎ＋形ソース領域１５とｎ−形半導体領域１１との間には、Ｘ方向において互いに分離された複数のチャネルが形成される。
従って、半導体装置２によれば、半導体装置１に比べ、Ｘ方向におけるチャネルの長さを広くすることができ、半導体装置のオン抵抗をより一層低減することが可能となる。
また、本実施形態においても、ｐ形半導体領域１３は、完全には空乏化していない。このため、本実施形態によれば、ｐ形半導体領域１３の上にｎ＋形半導体領域１９を設けた場合であっても、ｐ形半導体領域１３とｎ＋形半導体領域１９とのｐｎ接合面における電界強度が低減され、半導体装置の破壊が生じる可能性が低減される。
（第３実施形態）
第３実施形態に係る半導体装置３について、図２２〜図２４を用いて説明する。
図２２は、第３実施形態に係る半導体装置３の一部を表す斜視断面図である。
図２３は、第３実施形態に係る半導体装置３の他の一部を表す斜視断面図である。
図２４は、図２３のＡ−Ａ´線を含むＸ−Ｙ面に沿った断面図である。
なお、図２３において、ゲート絶縁層３０、ゲート電極３１、絶縁層３２、およびソース電極４１は省略されている。
半導体装置３は、例えば、ｐ＋形半導体領域２０をさらに有する点で半導体装置１と相違する。半導体装置３におけるｐ＋形半導体領域２０以外の構造については、半導体装置１と同様の構造を採用可能である。
図２３に表すように、ｐ＋形半導体領域２０は、Ｚ方向において、ｐ形ベース領域１４の一部と、ｎ−形半導体領域１１の一部と、の間に設けられている。ｐ＋形半導体領域２０は、Ｘ方向において、ｎ−形半導体領域１１の一部と、ｎ−形半導体領域１１の他の一部と、の間に設けられている。
ｐ＋形半導体領域２０のｐ形不純物濃度は、例えば、ｐ＋形コンタクト領域１６のｐ形不純物濃度と等しい。ただし、ｐ＋形半導体領域２０のｐ形不純物濃度は、ｐ形ベース領域１４のｐ形不純物濃度よりも高い範囲において、ｐ＋形コンタクト領域１６のｐ形不純物濃度よりも低くても良いし、これより高くてもよい。
図２４に表すように、ｐ＋形半導体領域２０は、Ｘ方向およびＹ方向において複数設けられている。ｐ＋形半導体領域２０の少なくとも一部は、Ｘ方向において、ｐ形半導体領域１３の一部同士の間に設けられている。すなわち、ｐ＋形半導体領域２０の少なくとも一部は、Ｘ方向において、ｐ形半導体領域１３の一部と重なっている。なお、ｐ＋形半導体領域２０は、ｐ形半導体領域１３と分離して設けられていても良いし、ｐ形半導体領域１３と一体に設けられていてもよい。
ｐ＋形半導体領域２０の少なくとも一部のＸ方向における位置は、ｐ＋形コンタクト領域１６の少なくとも一部のＸ方向における位置と同じである。また、ｐ＋形半導体領域２０の少なくとも一部のＹ方向における位置も、ｐ＋形コンタクト領域１６の少なくとも一部のＹ方向における位置と同じである。すなわち、ｐ＋形半導体領域２０の少なくとも一部は、ｐ＋形コンタクト領域１６の少なくとも一部の直下に設けられている。
ｐ＋形コンタクト領域１６の一部は、例えば、Ｚ方向において、ｎ＋形ソース領域１５の少なくとも一部と、ｐ＋形半導体領域２０の少なくとも一部と、の間に設けられている。なお、ｐ＋形コンタクト領域１６とｐ＋形半導体領域２０は、一体に設けられていてもよい。すなわち、ｐ形ベース領域１４の表面から、ｐ形ベース領域１４を貫通しｎ形半導体領域１１にまで達する１つのｐ＋形半導体領域が設けられていてもよい。
ｐ＋形半導体領域２０を設けることで、半導体装置がアバランシェ状態である場合に、他の半導体領域に比べてｐ＋形半導体領域２０においてより多くの電離を発生させることができる。ｐ＋形半導体領域２０は、ｐ形ベース領域１４の下に設けられているため、ｐ＋形半導体領域２０において発生した正孔は、ｐ形ベース領域１４を通り、ｐ＋形コンタクト領域１６からソース電極４１へ排出される。
従って、本実施形態によれば、第１実施形態に比べ、ゲート絶縁層３０の近傍を通過する正孔の量をより一層低減することが可能となる。
また、ｐ＋形半導体領域２０が設けられ、かつ、ｐ＋形コンタクト領域１６の一部が、Ｚ方向において、ｎ＋形ソース領域１５の少なくとも一部とｐ＋形半導体領域２０の少なくとも一部との間に設けられることで、寄生バイポーラトランジスタがラッチアップする可能性をより一層低減することが可能となる。このような構成を採用することで、ｐ形ベース領域１４のうちｎ＋形ソース領域１５近傍の部分において生じる電圧降下を小さくすることができるためである。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、上述した各実施形態の説明における不純物濃度は、キャリア濃度に置き換えても良い。各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）を用いて測定することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１ａ、１ｂ、２、３…半導体装置 １０…ｎ−形半導体層 １１…ｎ−形半導体領域 １２…ｐ−形半導体領域 １３…ｐ形半導体領域 １４…ｐ形ベース領域 １５…ｎ＋形ソース領域 １６…ｐ＋形コンタクト領域 １７…ｎ＋形ドレイン領域 １８…ｎ−形半導体領域 １９…ｎ＋形半導体領域 ２０…ｐ＋形半導体領域２０ ３１…ゲート電極 ４０…ドレイン電極 ４１…ソース電極

Claims (8)

  1. 第１方向に延び、第１方向と直交する第２方向に複数設けられた第１導電形の第１半導体領域と、
    前記第１方向に延び、前記第２方向において前記第１半導体領域と交互に設けられた第２導電形の複数の第２半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域の第２導電形の不純物濃度よりも高い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
    前記第１方向および前記第２方向を含む面に平行であり前記第１方向と交差する第３方向に延び、前記第４半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
    を備えた半導体装置。
  2. 前記第４半導体領域および前記第５半導体領域は、前記複数の第１半導体領域の上および前記第３半導体領域の上に設けられ、
    前記第４半導体領域および前記第５半導体領域は、前記第３方向に延びる請求項１記載の半導体装置。
  3. 前記複数の第１半導体領域の上および前記第３半導体領域の上に設けられた第１導電形の第６半導体領域をさらに備え、
    前記第６半導体領域の第１導電形の不純物濃度は、前記第１半導体領域の第１導電形の不純物濃度よりも高く、
    前記第６半導体領域の少なくとも一部は、前記第３方向に直交する第４方向において、前記第４半導体領域を介して前記第５半導体領域の少なくとも一部と重なる請求項２記載の半導体装置。
  4. 前記第１方向および前記第２方向に直交する第５方向において、前記第１半導体領域の一部と前記第４半導体領域の一部との間に設けられた第２導電形の第７半導体領域をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第７半導体領域の少なくとも一部は、前記第３半導体領域の一部と、前記第２方向において重なる請求項４記載の半導体装置。
  6. 前記第４半導体領域の上に選択的に設けられた第２導電形の第８半導体領域をさらに備え、
    前記第５半導体領域は、前記第４方向において複数設けられ、
    前記第８半導体領域の少なくとも一部は、前記第５半導体領域の少なくとも一部同士の間に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第３方向は、前記第２方向と同じである請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第３半導体領域の、前記第１方向および前記第２方向に直交する第５方向における厚みをＴｐとし、
    電気素量をｑとし、
    前記第３半導体領域における第２導電形の不純物濃度をＮｐとし、
    前記第３半導体領域に含まれる半導体材料の誘電率をεとし、
    前記第３半導体領域における臨界電界をＥｃとした場合に、
    Figure 2016162861

    を満たす請求項１〜７のいずれか１つに記載の半導体装置。
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