TWI595649B - Semiconductor device - Google Patents

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Hiroaki Yamashita
Syotaro Ono
Hideyuki Ura
Masahiro Shimura
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Toshiba Kk
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Description

半導體裝置 相關申請案
本案享有以日本專利申請案2015-39388號(申請日：2015年2月27日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
存在一種半導體裝置，其具有：超接面構造，其交替地設置有沿特定之方向延伸之p型半導體區域及n型半導體區域；及閘極電極，其設置於該超接面構造上且沿與該方向交叉之方向延伸。於該半導體裝置中，電洞穿過p型半導體區域，通過閘極電極之附近而自源極電極被排出。此時，若電洞通過閘極電極之附近，閘極電極之電壓將會發生變動。若閘極電極之電壓發生變動，有半導體裝置發生錯誤而成為導通狀態之情形。結果，可能會於半導體裝置之內部局部地流動較大之電流，產生半導體裝置之破壞。
本發明之實施形態提供一種可降低產生破壞之可能性之半導體裝置。
實施形態之半導體裝置具有第1導電型之第1半導體區域、第2導電型之第2半導體區域、第2導電型之第3半導體區域、第2導電型之第4半導體區域、第1導電型之第5半導體區域及閘極電極。
第1半導體區域沿第1方向延伸。第1半導體區域於與第1方向正交之第2方向設置有複數個。
第2半導體區域沿第1方向延伸。第1半導體區域與第2半導體區域於第2方向交替地設置。
第3半導體區域設置於第2半導體區域上。第3半導體區域之第2導電型之雜質濃度高於第2半導體區域之第2導電型之雜質濃度。
第4半導體區域設置於第1半導體區域上。
第5半導體區域選擇性地設置於第4半導體區域上。
閘極電極沿與包含第1方向及第2方向之面平行且與第1方向交叉之第3方向延伸。閘極電極介隔閘極絕緣層設置於第4半導體區域上。
1‧‧‧半導體裝置
10‧‧‧n-型半導體層
10a‧‧‧n-型半導體層
11‧‧‧n-型半導體區域
12‧‧‧p-型半導體區域
12a‧‧‧p型半導體層
13‧‧‧p型半導體區域
13a‧‧‧p型半導體區域
14‧‧‧p型基極區域
15‧‧‧n+型源極區域
16‧‧‧p+型接觸區域
17‧‧‧n+型汲極區域
17a‧‧‧n+型半導體基板
18‧‧‧p-型半導體區域
19‧‧‧n+型半導體區域
20‧‧‧p+型半導體區域
30‧‧‧閘極絕緣層
31‧‧‧閘極電極
32‧‧‧絕緣層
40‧‧‧汲極電極
41‧‧‧源極電極
101‧‧‧n-型半導體層
102~104‧‧‧n-型半導體層
105‧‧‧n-型半導體層
106‧‧‧n-型半導體層
121‧‧‧p型雜質之區域
122~124‧‧‧p型雜質之區域
131‧‧‧p型雜質之區域
IL1‧‧‧絕緣層
M1‧‧‧掩膜
M2‧‧‧掩膜
M5‧‧‧掩膜
M6‧‧‧掩膜
OP1‧‧‧開口
圖1係表示第1實施形態之半導體裝置之一部分之立體剖視圖。
圖2係表示第1實施形態之半導體裝置之另一部分之立體剖視圖。
圖3係表示第1實施形態之半導體裝置中之p-型半導體區域12及p型半導體區域13之詳細內容之模式圖。
圖4A及B係表示第1實施形態之半導體裝置之製造步驟之一例之步驟立體剖視圖。
圖5A及B係表示第1實施形態之半導體裝置之製造步驟之一例之步驟立體剖視圖。
圖6A及B係表示第1實施形態之半導體裝置之製造步驟之一例之步驟立體剖視圖。
圖7A及B係表示第1實施形態之半導體裝置之製造步驟之一例之步驟立體剖視圖。
圖8A及B係表示第1實施形態之半導體裝置之製造步驟之一例之步驟立體剖視圖。
圖9A及B係表示第1實施形態之半導體裝置之製造步驟之另一例之步驟立體剖視圖。
圖10A及B係表示第1實施形態之半導體裝置之製造步驟之另一例之步驟立體剖視圖。
圖11A及B係表示第1實施形態之半導體裝置之製造步驟之又一例之步驟立體剖視圖。
圖12A及B係表示第1實施形態之半導體裝置之製造步驟之又一例之步驟立體剖視圖。
圖13A及B係表示第1實施形態之半導體裝置之製造步驟之又一例之步驟立體剖視圖。
圖14係例示第1實施形態之半導體裝置中之電洞之流動之模式圖。
圖15係表示第1實施形態之第1變化例之半導體裝置之一部分之立體剖視圖。
圖16係表示第1實施形態之第1變化例之半導體裝置之另一部分之立體剖視圖。
圖17係表示第1實施形態之第1變化例之半導體裝置中之p-型半導體區域12及p型半導體區域13之詳細內容之模式圖。
圖18係表示第1實施形態之第2變化例之半導體裝置之一部分之立體剖視圖。
圖19係表示第1實施形態之第2變化例之半導體裝置之另一部分之立體剖視圖。
圖20係表示第2實施形態之半導體裝置之一部分之立體剖視圖。
圖21係表示第2實施形態之半導體裝置之另一部分之立體剖視圖。
圖22係表示第3實施形態之半導體裝置之一部分之立體剖視圖。
圖23係表示第3實施形態之半導體裝置之另一部分之立體剖視圖。
圖24係沿包含圖23之A-A'線之X-Y面之截面圖。
以下，一面參照圖式一面對本發明之各實施形態進行說明。
又，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。並且，即使當表示相同部分時，亦存在因圖式不同而相互之尺寸或比率不同地表示之情形。
於本案之說明書及各圖中，對與已經說明之要素相同之要素標附相同之符號並適當省略詳細之說明。
於各實施形態之說明中使用XYZ正交座標系。
於以下之說明中，n+、n-及p+、p、p-之記法表示各導電型中之雜質濃度之相對高低。即，表示n+與n-相比，n型之雜質濃度相對較高。表示p+與p相比，p型之雜質濃度相對較高，p-與p相比，p型之雜質濃度相對較低。
關於以下說明之各實施形態，可使各半導體區域之p型與n型反轉來實施各實施形態。
(第1實施形態)
使用圖1及圖2對第1實施形態之半導體裝置1進行說明。
圖1係表示第1實施形態之半導體裝置1之一部分之立體剖視圖。
圖2係表示第1實施形態之半導體裝置1之另一部分之立體剖視圖。於圖2中，省略閘極絕緣層30、閘極電極31、絕緣層32及源極電極41。
半導體裝置1例如為MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效應電晶體)。
如圖1及圖2所示，半導體裝置1具有n+型(第1導電型)汲極區域 17、n-型半導體層10、p-型(第2導電型)半導體區域12(第2半導體區域)、p型半導體區域13(第3半導體區域)、p型基極區域14(第4半導體區域)、n+型源極區域15(第5半導體區域)、p+型接觸區域16、閘極絕緣層30、閘極電極31、汲極電極40及源極電極41。
n-型半導體層10具有n-型半導體區域11(第1半導體區域)。
n+型汲極區域17與汲極電極40電性連接。n-型半導體層10設置於n+型汲極區域17上。n-型半導體層10具有複數之n-型半導體區域11。
各個n-型半導體區域11沿Y方向(第1方向)延伸。n-型半導體區域11於與Y方向正交之X方向(第2方向)設置有複數個。
於X方向，於n-型半導體區域11彼此之間設置有p-型半導體區域12。p-型半導體區域12於X方向設置有複數個，且各個p-型半導體區域12沿Y方向延伸。
於p-型半導體區域12上設置有p型半導體區域13。p型半導體區域13之至少一部分於X方向位於n-型半導體區域11彼此之間。利用n-型半導體區域11及p-型半導體區域12形成超接面構造。
p型半導體區域13於X方向設置有複數個，且各個p型半導體區域13沿Y方向延伸。與X方向及Y方向正交之Z方向上之p型半導體區域13之厚度、及p型半導體區域13之p型雜質濃度可設計為不會使p型半導體區域13空乏化。
更具體而言，當半導體裝置1為雪崩狀態時，可針對自n-型半導體區域11與p型半導體區域13之pn接面沿X方向延伸之空乏層、及自n-型半導體層10與p-型半導體區域12之pn接面向Z方向延伸之空乏層，以p型半導體區域13不會完全空乏化之方式設計p型半導體區域13之Z方向之厚度、及p型半導體區域13中之p型雜質濃度。此處，所謂雪崩狀態係指對半導體裝置1施加超過半導體裝置1所具有之耐壓之電壓而導通電流之狀態。
如圖1及圖2所示，於n-型半導體區域11上及p型半導體區域13上設置有p型基極區域14。關於p型基極區域14，位於n-型半導體區域11上之部分之p型雜質濃度與位於p型半導體區域13上之部分之p型雜質濃度可不同。作為一例，p型基極區域14中位於p型半導體區域13上之部分之p型雜質濃度高於位於n-型半導體區域11上之部分之p型雜質濃度。
p型基極區域14與X-Y面平行，且沿與Y方向交叉之第3方向延伸。p型基極區域14與X-Y面平行，且於與第3方向正交之第4方向設置有複數個。p型基極區域14可不設置於p型半導體區域13上，而僅設置於n-型半導體區域11上。此時，p型基極區域14除了於第4方向亦於第3方向設置複數個。
於圖1及圖2所示之例中，第3方向為X方向，第4方向為Y方向。第3方向及第4方向亦可為包含X方向成分及Y方向成分之兩者之方向。於以下之說明中，對第3方向為X方向，第4方向為Y方向之情形進行說明。
於p型基極區域14上選擇性地設置有n+型源極區域15。n+型源極區域15於Y方向設置有複數個，且各個n+型源極區域15沿X方向延伸。例如，如圖1及圖2所示，於1個p型基極區域14上設置相互隔開之2個n+型源極區域15。
於p型基極區域14上進而選擇性地設置有p+型接觸區域16。p+型接觸區域16於Y方向設置有複數個，且各個p+型接觸區域16沿X方向延伸。例如，p+型接觸區域16之至少一部分於Y方向設置於設置於1個p型基極區域14上之2個n+型源極區域15之間。p+型接觸區域16之一部分例如於Z方向設置於n+型源極區域15之至少一部分與n-型半導體區域11之一部分之間。
於一例中，p型半導體區域13之p型雜質濃度低於p型基極區域14 之p型雜質濃度。然而，p型半導體區域13之p型雜質濃度可為p型基極區域14之p型雜質濃度以上。p型半導體區域13之p型雜質濃度亦可為p+型接觸區域16之p型雜質濃度以上。
於p型基極區域14之一部分上介隔閘極絕緣層30設置有閘極電極31。更具體而言，閘極電極31於n-型半導體區域11之一部分上、p型半導體區域13之一部分上、p型基極區域14之一部分上及n+型源極區域15之一部分上介隔閘極絕緣層30而設置。閘極電極31於Y方向設置有複數個，且各個閘極電極31沿X方向延伸。即，閘極電極31沿與n-型半導體區域11及p-型半導體區域12延伸之方向交叉之方向延伸。
於n+型源極區域15上、p+型接觸區域16上及閘極電極31上設置有源極電極41。n+型源極區域15及p+型接觸區域16與源極電極41電性連接。於閘極電極31與源極電極41之間設置有絕緣層32，閘極電極31與源極電極41電性分離。
於對汲極電極40施加了相對於源極電極41為正之電壓之狀態下，對閘極電極31施加閾值以上之電壓，藉此半導體裝置1成為導通狀態。此時，於p型基極區域14之閘極絕緣層30附近之區域形成通道(反轉層)。透過該通道，於n-型半導體層10與n+型源極區域15之間流動電流。
於半導體裝置1為斷開狀態，且對汲極電極40施加相對於源極電極41之電位為正之電位時，空乏層自n-型半導體區域11與p-型半導體區域12之pn接面擴展至n-型半導體區域11及p-型半導體區域12。n-型半導體區域11及p-型半導體區域12相對於n-型半導體區域11與p-型半導體區域12之pn接面在垂直方向空乏化，抑制相對於n-型半導體區域11與p-型半導體區域12之pn接面為平行方向之電場集中，因此可獲得較高之耐壓。
換言之，為了利用超接面構造來保持耐壓，於半導體裝置1為斷 開狀態時，必須使n-型半導體區域11及p-型半導體區域12空乏化。另一方面，為了降低半導體裝置之導通電阻，乃要求使n-型半導體區域11之雜質濃度較高。若使n-型半導體區域11之雜質濃度較高，有因空乏層難以於n-型半導體區域11擴展所以半導體裝置之耐壓降低之情形。
因此，為了保持耐壓，並且降低導通電阻，要求提高n-型半導體區域11之雜質濃度，並且使n-型半導體區域11之寬度較窄。
然而，當n-型半導體區域11及p-型半導體區域12延伸之方向與閘極電極延伸之方向相同時，n-型半導體區域11之寬度(p-型半導體區域12之間距)因與閘極電極彼此之間隔之關係而受到限制。其原因在於基極區域及源極區域形成於p-型半導體區域12上。
對此，閘極電極採用沿與n型半導體區域及p型半導體區域延伸之方向交叉之方向延伸之構造，藉此可個別地設計閘極電極彼此之間隔及n-型半導體區域11之寬度。
其次，使用圖3，對p-型半導體區域12及p型半導體區域13之詳細內容進行說明。
圖3係表示第1實施形態之半導體裝置1中之p-型半導體區域12及p型半導體區域13之詳細內容之模式圖。更具體而言，圖3中之左圖係圖1之放大p-型半導體區域12及p型半導體區域13之附近之截面圖。圖3中之右圖表示左圖之A-A'線上之各位置處之p型雜質濃度。
於p型半導體區域13中向Z方向擴展之空乏層之厚度Ta用以下之式(1)來表示。
於式(1)中，q係基本電荷量。即，q大致為1.602×10-19[C]。Np係p型半導體區域13中之p型雜質濃度。Ec係p-型半導體區域12中之臨界電場。若超過該臨界電場，於p-型半導體區域12會產生雪崩降伏。ε係p型半導體區域13中所包含之半導體材料之介電常數。即，當p型半導體區域13之主成分為Si時，ε大致為12。
Ec例如可使用p-型半導體區域12於X方向上之中央且於p型半導體區域13附近之部分P1中之p型雜質濃度而求出。Np例如可使用在p型半導體區域13之X方向之中央處最高之p型雜質濃度之值來求出。即，Np例如為部分P2中之p型雜質濃度。
藉由使根據式(1)所獲得之厚度Ta薄於p型半導體區域13於Z方向上之厚度Tp，可降低於半導體裝置1之自導通狀態向斷開狀態之切換動作時，p型半導體區域13完全空乏化之可能性。
厚度Tp可為自閘極絕緣層30至p-型半導體區域12與p型半導體區域13之交界之距離。例如將在A-A'線上，於自p-型半導體區域12朝著p型半導體區域13之方向，超過部分P3中之p型雜質濃度30%以上之點視為p-型半導體區域12與p型半導體區域13之交界。部分P3係在p-型半導體區域12之X方向及Y方向位於中央之部分。
其原因在於，p-型半導體區域12於Z方向上之p型雜質濃度之偏差可為20%左右。即，可將超過該偏差而p型雜質濃度發生變化之點視為p-型半導體區域12與p型半導體區域13之交界。
此處，使用圖4~圖8對半導體裝置1之製造方法之一例進行說明。
圖4~圖8係表示第1實施形態之半導體裝置1之製造步驟之一例之步驟立體剖視圖。
首先，準備n+型半導體基板17a。n+型基板17a之主成分例如為矽(Si)。n+型基板17a之主成分亦可為砷化鎵、碳化矽或氮化鎵。n+型基 板17a包含n型雜質。作為n型雜質，例如可使用銻、砷或磷。
其次，如圖4A所示，於n+型基板17a上一面添加n型雜質一面使Si磊晶成長，藉此形成n-型半導體層10a。n-型半導體層10a例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。
其次，如圖4B所示，於n-型半導體層10a形成開口OP1。開口OP1於X方向設置有複數個，且各個開口OP1沿Y方向延伸。
開口OP1例如藉由使用光微影法形成未圖示之掩膜，使用該掩膜進行RIE(Reactive Ion Etching，反應性離子蝕刻)而形成。
其次，於n-型半導體層10a上一面添加p型雜質一面使Si磊晶成長。利用該步驟，如圖5A所示，於開口OP1之內部形成p型半導體層12a。於開口OP1之內部以外所沈積之半導體材料例如使用CMP(Chemical Mechanical Polishing，化學機械拋光)法來去除。
其次，於n-型半導體層10a上形成掩膜M1。掩膜M1例如為光阻劑。掩膜M1可為包含氧化矽之層。
其次，如圖5B所示，使用掩膜M1向p型半導體層12a之表面部分離子注入p型雜質，施以熱來使其活化，藉此形成p型半導體區域13a。p型半導體層12a中p型半導體區域13以外之部分與圖1及圖2所示之p-型半導體區域12對應。
其次，如圖6A所示，於n-型半導體層10a上及p型半導體區域13a上形成絕緣層IL1。絕緣層IL1例如包含氧化矽。絕緣層IL1例如藉由將n-型半導體層10a之表面及p型半導體區域13a之表面熱氧化而形成。
其次，於絕緣層IL1上形成導電層。該導電層例如包含多晶矽，使用CVD法而形成。藉由將該導電層圖案化而形成閘極電極31。
其次，如圖6B所示，形成覆蓋閘極電極31之絕緣層IL2。絕緣層IL2例如包含氧化矽，使用CVD法而形成。絕緣層IL2可藉由將圖案化 後之導電層之表面熱氧化而形成。
其次，如圖7A所示，藉由去除絕緣層IL1之一部分及絕緣層IL2之一部分，使n-型半導體層10a之上表面之一部分及p型半導體區域13之上表面之一部分露出。利用該步驟，形成圖1及圖2所示之閘極絕緣層30及絕緣層32。
其次，如圖7B所示，於n-型半導體層10a及p型半導體區域13露出之部分形成p型基極區域14a。p型基極區域14a藉由使用閘極絕緣層30、閘極電極31及絕緣層32作為掩膜，將p型雜質離子注入，施以熱使其活化而形成。此時，p型半導體區域13a中p型基極區域14a以外之區域與圖1及圖2所示之p型半導體區域13對應。
當所形成之p型基極區域14a之p型雜質濃度為p型半導體區域13之p型雜質濃度以下時，可僅向n-型半導體層10a露出之部分離子注入p型雜質，形成p型基極區域14a。
其次，使用未圖示之掩膜，於p型基極區域14a中形成n+型源極區域15之位置離子注入n型雜質。然後，使用未圖示之掩膜，於p型基極區域14a中形成p+型接觸區域16之位置離子注入p型雜質。
然後，藉由對注入有n型雜質及p型雜質之區域進行加熱，如圖8A所示，形成n+型源極區域15及p+型接觸區域16。此時，p型基極區域14a中n+型源極區域15及p+型接觸區域16以外之區域與圖1及圖2所示之p型基極區域14對應。當所形成之p+型接觸區域16之p型雜質濃度為p型半導體區域13之p型雜質濃度以下時，可僅於n-型半導體層10a上形成p+型接觸區域16。
其次，如圖8B所示，於n+型源極區域15上及p+型接觸區域16上形成源極電極41。然後，研磨n+型基板17a之背面，直至n+型基板17a成為特定之厚度。研磨後之n+型基板17a與圖1及圖2所示之n+型汲極區域17對應。
其次，藉由於基板之背面形成汲極電極40，獲得圖1及圖2所示之半導體裝置1。
或者，半導體裝置1亦可使用以下之方法來製作。
圖9及圖10係表示第1實施形態之半導體裝置1之製造步驟之另一例之步驟立體剖視圖。
首先，準備n+型基板17a。然後，於n+型基板17a上一面添加n型雜質一面形成n-型半導體層101，於n-型半導體層101上形成掩膜M1。掩膜M1例如為光阻劑。
使用掩膜M1，向n-型半導體層101之表面之一部分離子注入p型雜質。利用該步驟，如圖9A所示，於n-型半導體層101中形成注入有p型雜質之區域121。
其次，去除掩膜M1，於n-型半導體層101上形成n-型半導體層102。然後，形成掩膜M2，向n-型半導體層102之表面之一部分離子注入p型雜質，形成區域122。反覆進行該等步驟，如圖9B所示，形成n-型半導體層102~104、及離子注入有p型雜質之區域122~124。
圖9B所示之n型半導體層之數量為一例。可積層形成多於圖9B所示之n型半導體層之數量之n型半導體層，亦可形成與其相比更少之數量之n型半導體層。
其次，於n-型半導體層104上形成n-型半導體層105。於n-型半導體層105上形成掩膜M5，向n-型半導體層105之表面之一部分離子注入p型雜質。此時，將與注入至區域122~124之各者之p型雜質之量相比更多之p型雜質離子注入。利用該步驟，形成注入有p型雜質之區域131。再次進行同樣之步驟，如圖10A所示，形成n-型半導體層105及106、及形成於該等n-型半導體層中之區域131及132。
其次，去除掩膜M6，對n-型半導體層101~106進行加熱。利用該步驟，使注入至該等半導體層之雜質活化，形成p-型半導體區域12 及p型半導體區域13a。n-型半導體層101~106與圖5B所示之n-型半導體層10a對應。將此時之情形示於圖10B。
然後，藉由進行與圖6~圖8所示之步驟相同之步驟，獲得半導體裝置1。
或者，半導體裝置1亦可使用以下之方法來製作。
圖11~圖13係表示第1實施形態之半導體裝置1之製造步驟之又一例之步驟立體剖視圖。
首先，準備n+型基板17a。然後，於n+型基板17a上一面添加n型雜質一面使Si磊晶成長，藉此形成n-型半導體層10a。然後，如圖11A所示，於n-型半導體層10a上形成掩膜M1。
掩膜M1例如包含氧化矽。掩膜M1可藉由將n-型半導體層10a之表面熱氧化而形成氧化矽層，將該氧化矽層圖案化而形成。或者，亦可藉由使用CVD法於於n-型半導體層10a上形成氧化矽層，將該氧化矽層圖案化而形成。
其次，如圖11B所示，使用掩膜M1，利用RIE法，於n-型半導體層10a形成複數之開口OP1。
其次，於n-型半導體層10a上一面添加p型雜質一面使Si磊晶成長。然後，例如使用CMP法來去除沈積於掩膜M1上之剩餘之Si。利用該步驟，如圖12A所示，於開口OP1之內部形成p型半導體層12a。
其次，如圖12B所示，例如使用RIE法來去除p型半導體層12a之一部分。
其次，於p型半導體層12a上一面添加p型雜質一面使Si磊晶成長。此時，一面添加與形成p型半導體層12a時添加之p型雜質之量相比更多之p型雜質，一面進行磊晶成長。然後，例如利用CMP來去除沈積於掩膜M1上之剩餘之Si。利用該步驟，如圖13A所示，於p型半導體層12a上形成p型半導體層13a。
其次，如圖13B所示，去除掩膜M1。然後，例如使用CMP法，使n-型半導體層10a之表面及p型半導體層13a之表面平坦化。然後，藉由進行與圖6~圖8所示之步驟相同之步驟，獲得半導體裝置1。
其次，對本實施形態之半導體裝置1之作用及效果進行說明。
根據本實施形態，藉由於p-型半導體區域12上設置p型半導體區域13，降低於雪崩狀態下半導體裝置產生破壞之可能性。
首先，對半導體裝置1為雪崩狀態時之半導體裝置1內部之載子之移動進行說明。若半導體裝置1成為雪崩狀態，對汲極電極40與源極電極41之間施加大於通常之耐壓時之電壓。利用因該電壓而在半導體裝置1之內部產生之電場，使半導體裝置1內部之自由電子或離子等加速。
加速後之電子或離子與原子等碰撞而產生電離，藉此產生電洞及自由電子。特別係該電離容易於n-型半導體層10與p-型半導體區域12之pn接面等電場強度較高之場所產生。所產生之電子透過n型半導體區域自汲極電極40被排出。所產生之電洞通過p型半導體區域自源極電極41被排出。
此處，作為比較例，對不具有p型半導體區域13之半導體裝置進行說明。當為該比較例之半導體裝置時，所產生之電洞通過p-型半導體區域12、p型基極區域14及p+型接觸區域16向源極電極41排出。此時，電洞之一部分通過p-型半導體區域12中閘極絕緣層30之附近而在p型基極區域14及p+型接觸區域16流動。
若電洞通過閘極絕緣層30之附近，電子便被牽引至設置於該閘極絕緣層30上之閘極電極31。藉由將電子牽引至閘極電極31，該閘極電極31之電壓增加。並且，因局部地產生因電離所引起之載子之產生，所以在複數之閘極電極31之一部分產生電壓之增加，於複數之閘極電極31之另一部分不會產生電壓之增加。進而，產生電離之部位隨 著時間之經過而發生變動，因此產生電壓之增加之閘極電極31亦可隨著時間之經過而發生變動。
若產生閘極電極31之電壓之變動，有對複數之閘極電極31中之一部分之閘極電極31施加大於閾值之電壓之情形。若對一部分之閘極電極31施加大於閾值之電壓，電流集中流動至該一部分之閘極電極31附近之區域。結果，可能該區域之溫度會上升，導致半導體裝置之破壞。
對此，本實施形態之半導體裝置1具有設置於p-型半導體區域12上之p型半導體區域13。進而，p型半導體區域13即使在p-型半導體區域12之半導體裝置1為雪崩狀態時，亦具有不會完全空乏化之厚度及雜質濃度。藉由具有該p型半導體區域13，如圖14所示，電洞通過空乏化之p型半導體區域13之下部，通過p型基極區域14及p+型接觸區域16被排出。
因此，降低於閘極絕緣層30流動之電洞之量，抑制閘極電極31之電壓之變動。結果，降低半導體裝置1發生錯誤而成為導通狀態之可能性，降低於雪崩狀態下半導體裝置產生破壞之可能性。
當使用閘極絕緣層30、閘極電極31及絕緣層32作為掩膜而形成p型基極區域14、n+型源極區域15及p+型接觸區域16時，不僅可於n-型半導體區域11上、亦可於p-型半導體區域12上形成n+型源極區域15。當在p-型半導體區域12上設置有n+型源極區域15時，電洞通過閘極絕緣層30之附近而在p型基極區域14流動，藉此在p型基極區域14中n+型源極區域15附近之區域產生電壓降。
若該電壓降變大，以n+型源極區域15作為射極，以p型基極區域14作為基極之寄生雙極電晶體容易產生鎖定。若在雪崩狀態下雙極電晶體成為導通狀態，較大之電流在半導體裝置流動，因此可能會破壞半導體裝置。
對此，藉由設置p型半導體區域13，可降低流動至閘極絕緣層30附近之電洞之量。因此，可於p型基極區域14中n+型源極區域15附近之區域降低電壓降。因此，當在p-型半導體區域12上設置有n+型源極區域15時，可降低雙極電晶體產生鎖定之可能性。即，根據本實施形態之半導體裝置，可使用閘極絕緣層30、閘極電極31及絕緣層32作為掩膜來容易地形成n+型源極區域15，並且降低半導體裝置產生破壞之可能性。
因p型半導體區域13不會完全空乏化，所以可能會對半導體裝置1之耐壓造成影響。為了降低p型半導體區域13對利用超接面構造所獲得之耐壓造成之影響，較理想為p型半導體區域13之厚度Tp為p-型半導體區域12於Z方向上之厚度Tsj之1/10以下。藉由將Tp設為Tsj之1/10以下，可使p型半導體區域13對半導體裝置1之耐壓造成之影響為大致10%以下。
閘極電極31延伸之方向只要相對於n-型半導體區域11及p-型半導體區域12延伸之方向交叉即可，最理想為相對於n-型半導體區域11及p-型半導體區域12延伸之方向為垂直。閘極電極31沿相對於n-型半導體區域11及p-型半導體區域12延伸之方向而垂直之方向延伸，藉此可降低閘極電極31與n-型半導體區域11之對向面積。結果，可降低半導體裝置1中之閘極-汲極間之反饋電容Crss，提昇半導體裝置1之切換速度。
(第1實施形態之第1變化例)
使用圖15及圖16對第1實施形態之第1變化例之半導體裝置1a進行說明。
圖15係表示第1實施形態之第1變化例之半導體裝置1a之一部分之立體剖視圖。
圖16係表示第1實施形態之第1變化例之半導體裝置1a之另一部分 之立體剖視圖。
於圖16中，省略閘極絕緣層30、閘極電極31、絕緣層32及源極電極41。
半導體裝置1a例如於具有p-型半導體區域18方面與半導體裝置1不同。p-型半導體區域18設置於p型半導體區域13上。p-型半導體區域18於X方向，被n-型半導體區域11分割為複數個。p-型半導體區域18之下端於Z方向上之位置處於閘極絕緣層30於Z方向上之位置與p型基極區域14之下端於Z方向上之位置之間。即，p-型半導體區域18於Y方向，被p型基極區域14分割為複數個。
p-型半導體區域18之p型雜質濃度例如為p-型半導體區域12之p型雜質濃度以下。然而，p-型半導體區域18之p型雜質濃度可高於p-型半導體區域12之p型雜質濃度，亦可低於p型半導體區域13之p型雜質濃度。
於本變化例中，p型半導體區域13之Z方向之厚度及p型半導體區域13中之p型雜質濃度亦可設計為不會使p型半導體區域13空乏化。
此處，使用圖17對本變化例中之p型半導體區域13之厚度Ta進行說明。
圖17係表示第1實施形態之第1變化例之半導體裝置1a中之p-型半導體區域12及p型半導體區域13之詳細內容之模式圖。更具體而言，圖17中之左圖係將圖15之p-型半導體區域12及p型半導體區域13附近放大之截面圖。圖17中之右圖表示左圖之A-A'線上之各位置處之p型雜質濃度。
厚度Tp可為自p-型半導體區域12與p型半導體區域13之交界至p型半導體區域13與p-型半導體區域18之交界之Z方向上之距離。例如，可將在A-A'線上，於自p-型半導體區域12朝著p型半導體區域13之方向，超過部分P3中之p型雜質濃度30%以上之點視為p-型半導體區域12 與p型半導體區域13之交界。並且，可將於自p型半導體區域13朝著p-型半導體區域18之方向，p型雜質濃度降低且具有與部分P3中之雜質濃度相同之雜質濃度之部分視為p型半導體區域13與p-型半導體區域18之交界。部分P3係於p-型半導體區域12之X方向及Y方向位於中央之部分。
若厚度Tp厚於根據式(1)所獲得之厚度Ta，便可降低p型半導體區域13於半導體裝置1之自導通狀態向斷開狀態之切換動作時完全空乏化之可能性。
當使用本變化例時，亦與第1實施形態同樣地可降低導通電阻，並且降低於雪崩狀態下半導體裝置產生破壞之可能性。
(第1實施形態之第2變化例)
使用圖18及圖19對第1實施形態之第2變化例之半導體裝置1b進行說明。
圖18係表示第1實施形態之第2變化例之半導體裝置1b之一部分之立體剖視圖。
圖19係表示第1實施形態之第2變化例之半導體裝置1b之另一部分之立體剖視圖。於圖19中，省略閘極絕緣層30、閘極電極31、絕緣層32及源極電極41。
於半導體裝置1b中，p+型半導體區域13中之p型雜質濃度為p+型接觸區域16中之p型雜質濃度以上。或者，p+型半導體區域13之p型雜質濃度可於高於p型基極區域14之p型雜質濃度之範圍內，低於p+型接觸區域16之p型雜質濃度。於半導體裝置1b中，可不經由p型基極區域14及p+型接觸區域16而將電洞自p+型半導體區域13向源極電極41排出地，設置p+型半導體區域13。
如圖19所示，p型基極區域14、n+型源極區域15及p+型接觸區域16僅設置於n-型半導體區域11上。於半導體裝置1b中，因p+型半導體 區域13與源極電極41電性連接，所以亦可不設置p+型接觸區域16。
當使用本變化例時，亦與第1實施形態同樣地可降低導通電阻，並且降低於雪崩狀態下半導體裝置產生破壞之可能性。
(第2實施形態)
使用圖20及圖21對第2實施形態之半導體裝置2進行說明。
圖20係表示第2實施形態之半導體裝置2之一部分之立體剖視圖。
圖21係表示第2實施形態之半導體裝置2之另一部分之立體剖視圖。於圖21中，省略閘極絕緣層30、閘極電極31、絕緣層32及源極電極41。
半導體裝置2例如於進而具有n+型半導體區域19方面與半導體裝置1不同。關於半導體裝置2中之n+型半導體區域19以外之構造，可採用與半導體裝置1相同之構造。
n+型半導體區域19例如於Y方向設置有複數個，且各個n+型半導體區域19沿X方向延伸。n+型半導體區域19之一部分位於n-型半導體區域11上，n+型半導體區域19之另一部分位於p型半導體區域13上。各個n+型半導體區域19設置於於Y方向相鄰之p型基極區域14之間。即，n+型半導體區域19與p型基極區域14之至少一部分於Y方向重疊。
n+型半導體區域19之下端於Z方向上之位置處於閘極絕緣層30於Z方向上之位置與p型基極區域14之下端於Z方向上之位置之間。n+型半導體區域19之下端於Z方向上之位置例如與p型半導體區域13與n+型半導體區域19之pn接面於Z方向上之位置相等。p型基極區域14之下端於Z方向上之位置例如與n-型半導體層10與p型基極區域14之pn接面於Z方向上之位置相等。
於半導體裝置2中，n+型源極區域15與n+型半導體區域19一併沿X方向延伸。因此，當對汲極電極40施加相對於源極電極41為正之電 壓，對閘極電極31施加閾值以上之電壓時，於n+型源極區域15與n+型半導體區域19之間形成向X方向擴展之通道。電子自n+型源極區域15流動至n-型半導體區域11上及p型半導體區域13上之n+型半導體區域19，且通過該通道流、n-型半導體區域11流動至汲極電極40。
另一方面，於半導體裝置1中，未於p型半導體區域13上設置n型半導體區域。因此，於n+型源極區域15與n-型半導體區域11之間形成於X方向相互分離之複數之通道。
因此，根據半導體裝置2，與半導體裝置1相比，可擴展X方向上之通道之長度，可進一步降低半導體裝置之導通電阻。
於本實施形態中，p型半導體區域13亦不會完全空乏化。因此，根據本實施形態，當在p型半導體區域13上設置n+型半導體區域19時，亦降低p型半導體區域13與n+型半導體區域19之pn接面中之電場強度，降低半導體裝置產生破壞之可能性。
(第3實施形態)
使用圖22~圖24對第3實施形態之半導體裝置3進行說明。
圖22係表示第3實施形態之半導體裝置3之一部分之立體剖視圖。
圖23係表示第3實施形態之半導體裝置3之另一部分之立體剖視圖。
圖24係沿包含圖23之A-A'線之X-Y面之截面圖。
於圖23中，省略閘極絕緣層30、閘極電極31、絕緣層32及源極電極41。
半導體裝置3例如於進而具有p+型半導體區域20方面與半導體裝置1不同。關於半導體裝置3中之p+型半導體區域20以外之構造，可採用與半導體裝置1相同之構造。
如圖23所示，p+型半導體區域20於Z方向設置於p型基極區域14之 一部分與n-型半導體區域11之一部分之間。p+型半導體區域20於X方向設置於n-型半導體區域11之一部分與n-型半導體區域11之另一部分之間。
p+型半導體區域20之p型雜質濃度例如與p+型接觸區域16之p型雜質濃度相等。然而，p+型半導體區域20之p型雜質濃度在高於p型基極區域14之p型雜質濃度之範圍內，可低於p+型接觸區域16之p型雜質濃度，亦可高於p+型接觸區域16之p型雜質濃度。
如圖24所示，p+型半導體區域20於X方向及Y方向設置有複數個。p+型半導體區域20之至少一部分於X方向設置於p型半導體區域13之一部分彼此之間。即，p+型半導體區域20之至少一部分於X方向與p型半導體區域13之一部分重疊。p+型半導體區域20可與p型半導體區域13分離地設置，亦可與p型半導體區域13一體地設置。
p+型半導體區域20之至少一部分於X方向上之位置與p+型接觸區域16之至少一部分於X方向上之位置相同。而且，p+型半導體區域20之至少一部分於Y方向上之位置亦與p+型接觸區域16之至少一部分於Y方向上之位置相同。即，p+型半導體區域20之至少一部分設置於p+型接觸區域16之至少一部分之正下方。
p+型接觸區域16之一部分例如於Z方向設置於n+型源極區域15之至少一部分與p+型半導體區域20之至少一部分之間。p+型接觸區域16與p+型半導體區域20可一體地設置。即，可設置自p型基極區域14之表面貫穿p型基極區域14而到達至n-型半導體區域11之1個p+型半導體區域。
藉由設置p+型半導體區域20，當半導體裝置為雪崩狀態時，與其他半導體區域相比，可於p+型半導體區域20產生更多之電離。因p+型半導體區域20設置於p型基極區域14之下方，故而於p+型半導體區域20中產生之電洞穿過p型基極區域14，自p+型接觸區域16向源極電極 41排出。
因此，根據本實施形態，與第1實施形態相比，可進一步降低通過閘極絕緣層30之附近之電洞之量。
設置p+型半導體區域20，且p+型接觸區域16之一部分於Z方向設置於n+型源極區域15之至少一部分與p+型半導體區域20之至少一部分之間，藉此可進一步降低寄生雙極電晶體發生鎖定之可能性。其原因在於藉由採用此種構成，可使於p型基極區域14中n+型源極區域15附近之部分產生之電壓降較小。
關於以上所說明之各實施形態中之各半導體區域之間之雜質濃度之相對高低，例如可使用SCM(scanning capacitance microscope，掃描式靜電電容顯微鏡)來確認。各半導體區域中之載子濃度可視為與各半導體區域中活化之雜質濃度相等之濃度。因此，上述各實施形態之說明中之雜質濃度可替換為載子濃度。關於各半導體區域之間之載子濃度之相對高低，亦可使用SCM來確認。
並且，關於各半導體區域中之雜質濃度，例如可使用SIMS(secondary ion mass spectrometry，二次離子質量分析法)來測量。
以上，雖然例示了本發明之若干實施形態，但該等實施形態係作為示例而提示者，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更等。該等實施形態或其變化例包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等範圍。並且，上述各實施形態可相互組合來實施。
1‧‧‧半導體裝置
10‧‧‧n-型半導體層
11‧‧‧n-型半導體區域
12‧‧‧p-型半導體區域
13‧‧‧p型半導體區域
14‧‧‧p型基極區域
15‧‧‧n+型源極區域
16‧‧‧p+型接觸區域
17‧‧‧n+型汲極區域
30‧‧‧閘極絕緣層
31‧‧‧閘極電極
32‧‧‧絕緣層
40‧‧‧汲極電極
41‧‧‧源極電極

Claims (12)

  1. 一種半導體裝置，其包括：第1導電型之複數之第1半導體區域，各個上述第1半導體區域沿第1方向延伸，且上述複數之第1半導體區域沿與上述第1方向正交之第2方向排列；第2導電型之複數之第2半導體區域，各個上述第2半導體區域沿第1方向延伸，且上述複數之第1半導體區域與上述複數之第2半導體區域在上述第2方向交替地設置；第2導電型之第3半導體區域，其設置於上述第2半導體區域上，且上述第3半導體區域之第2導電型之雜質濃度高於上述第2半導體區域之第2導電型之雜質濃度；第2導電型之第4半導體區域，其設置於上述第1半導體區域上；第1導電型之第5半導體區域，其選擇性地設置於上述第4半導體區域上；及閘極電極，其介隔閘極絕緣層而設於上述第4半導體區域上，且上述閘極電極沿第3方向延伸，上述第3方向與包含上述第1方向及上述第2方向之面平行且與上述第1方向交叉。
  2. 如請求項1之半導體裝置，其中上述第4半導體區域及上述第5半導體區域設置於上述複數之第1半導體區域上及上述第3半導體區域上，且上述第4半導體區域及上述第5半導體區域沿上述第3方向延伸。
  3. 如請求項2之半導體裝置，其進而包括設置於上述複數之第1半導體區域上及上述第3半導體區域上之第1導電型之第6半導體區 域，且上述第6半導體區域之第1導電型之雜質濃度高於上述第1半導體區域之第1導電型之雜質濃度，上述第6半導體區域之至少一部分於與上述第3方向正交之第4方向，介隔上述第4半導體區域與上述第5半導體區域之至少一部分重疊。
  4. 如請求項1之半導體裝置，其進而包括第2導電型之第7半導體區域，其於與上述第1方向及上述第2方向正交之第5方向，設置於上述第1半導體區域之一部分與上述第4半導體區域之一部分之間。
  5. 如請求項4之半導體裝置，其中上述第7半導體區域之至少一部分與上述第3半導體區域之一部分於上述第2方向重疊。
  6. 如請求項1之半導體裝置，其進而包括選擇性地設置於上述第4半導體區域上之第2導電型之第8半導體區域，且上述第5半導體區域設置有複數個，上述複數之第5半導體區域沿上述第4方向排列，上述第8半導體區域之至少一部分設置於上述第5半導體區域之至少一部分彼此之間。
  7. 如請求項1之半導體裝置，其中上述第3方向與上述第2方向相同。
  8. 如請求項1之半導體裝置，其中上述第3半導體區域於與上述第1方向及上述第2方向正交之第5方向上之厚度Tp、基本電荷量q、上述第3半導體區域中之第2導電型之雜質濃度Np、上述第3半導體區域中所包含之半導體材料之介電常數ε、及上述第3半導體區域中之臨界電場Ec 滿足
  9. 如請求項1之半導體裝置，其中上述第3半導體區域之第2導電型之雜質濃度低於上述第4半導體區域之第2導電型之雜質濃度。
  10. 如請求項1之半導體裝置，其中上述第5半導體區域之第1導電型之雜質濃度高於上述第3半導體區域之第2導電型之雜質濃度，且高於上述第4半導體區域之第2導電型之雜質濃度。
  11. 如請求項1之半導體裝置，其中上述第3半導體區域設置有複數個，且各個上述第3半導體區域設置於相鄰之上述第1半導體區域之間。
  12. 一種半導體裝置，其包括：第1導電型之複數之第1半導體區域，各個上述第1半導體區域沿第1方向延伸，且上述複數之第1半導體區域沿與上述第1方向正交之第2方向排列；第2導電型之複數之第2半導體區域，各個上述第2半導體區域沿第1方向延伸，且上述複數之第1半導體區域與上述複數之第2半導體區域在上述第2方向交替地設置；第2導電型之複數之第3半導體區域，各個上述第3半導體區域設置於各個上述第2半導體區域上，且各個上述第3半導體區域之第2導電型之雜質濃度高於各個上述第2半導體區域之第2導電型之雜質濃度；第2導電型之第4半導體區域，其設置於上述複數之第1半導體 區域上及上述複數之第3半導體區域上，且上述第4半導體區域沿上述第2方向延伸；第1導電型之第5半導體區域，其選擇性地設置於上述第4半導體區域上，且上述第5半導體區域沿上述第2方向延伸；及閘極電極，其介隔閘極絕緣層而設置於上述第4半導體區域上，且上述閘極電極沿第2方向延伸。
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