KR20160105265A - 반도체 장치 - Google Patents

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KR20160105265A
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type semiconductor
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히로아키 야마시타
쇼타로 오노
히데유키 우라
마사히로 시무라
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가부시끼가이샤 도시바
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Abstract

실시 형태에 따른 반도체 장치는 제1 도전형의 제1 반도체 영역과, 제2 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제2 도전형의 제4 반도체 영역과, 제1 도전형의 제5 반도체 영역과, 게이트 전극을 갖는다. 제1 반도체 영역은 제1 방향으로 연장되어 있다. 제1 반도체 영역은 제1 방향과 직교하는 제2 방향으로 복수 설치되어 있다. 제1 반도체 영역과 제2 반도체 영역은 제2 방향에 있어서 교대로 설치되어 있다. 제3 반도체 영역은 제2 반도체 영역 위에 설치되어 있다. 제3 반도체 영역의 제2 도전형의 불순물 농도는 제2 반도체 영역의 제2 도전형의 불순물 농도보다 높다. 게이트 전극은 제1 방향 및 제2 방향을 포함하는 면에 평행하고 제1 방향과 교차하는 제3 방향으로 연장되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2015-39388호(출원일: 2015년 2월 27일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
특정한 방향으로 연장되는 p형 반도체 영역 및 n형 반도체 영역이 교대로 설치된 슈퍼 정션 구조와, 이 슈퍼 정션 구조 위에 설치된 상기 방향과 교차하는 방향으로 연장되는 게이트 전극을 갖는 반도체 장치가 있다. 이 반도체 장치에 있어서, 정공은 p형 반도체 영역을 지나, 게이트 전극의 근방을 통과하여 소스 전극으로부터 배출된다. 이때, 정공이 게이트 전극의 근방을 통과하면, 게이트 전극의 전압이 변동된다. 게이트 전극의 전압이 변동되면, 반도체 장치가 잘못해서 온 상태로 될 경우가 있다. 그 결과, 반도체 장치의 내부에 국소적으로 큰 전류가 흘러서, 반도체 장치의 파괴가 발생될 가능성이 있다.
본 발명의 실시 형태는 파괴가 발생될 가능성을 저감시킬 수 있는 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는 제1 도전형의 제1 반도체 영역과, 제2 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제2 도전형의 제4 반도체 영역과, 제1 도전형의 제5 반도체 영역과, 게이트 전극을 갖는다.
제1 반도체 영역은 제1 방향으로 연장되어 있다. 제1 반도체 영역은 제1 방향과 직교하는 제2 방향으로 복수 설치되어 있다.
제2 반도체 영역은 제1 방향으로 연장되어 있다. 제1 반도체 영역과 제2 반도체 영역은 제2 방향에 있어서 교대로 설치되어 있다.
제3 반도체 영역은 제2 반도체 영역 위에 설치되어 있다. 제3 반도체 영역의 제2 도전형의 불순물 농도는 제2 반도체 영역의 제2 도전형의 불순물 농도보다 높다.
제4 반도체 영역은 제1 반도체 영역 위에 설치되어 있다.
제5 반도체 영역은 제4 반도체 영역 위에 선택적으로 설치되어 있다.
게이트 전극은 제1 방향 및 제2 방향을 포함하는 면에 평행하고 제1 방향과 교차하는 제3 방향으로 연장되어 있다. 게이트 전극은 제4 반도체 영역 위에 게이트 절연층을 개재하여 설치되어 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 일부를 나타내는 사시 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치의 다른 일부를 나타내는 사시 단면도.
도 3은 제1 실시 형태에 따른 반도체 장치에 있어서의 p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 상세를 나타내는 모식도.
도 4의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 나타내는 공정 사시 단면도.
도 5의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 나타내는 공정 사시 단면도.
도 6의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 나타내는 공정 사시 단면도.
도 7의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 나타내는 공정 사시 단면도.
도 8의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 나타내는 공정 사시 단면도.
도 9의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 다른 일례를 나타내는 공정 사시 단면도.
도 10의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 다른 일례를 나타내는 공정 사시 단면도.
도 11의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 또 다른 일례를 나타내는 공정 사시 단면도.
도 12의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 또 다른 일례를 나타내는 공정 사시 단면도.
도 13의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 또 다른 일례를 나타내는 공정 사시 단면도.
도 14는 제1 실시 형태에 따른 반도체 장치에 있어서의 정공의 흐름을 예시하는 모식도.
도 15는 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 일부를 나타내는 사시 단면도.
도 16은 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 다른 일부를 나타내는 사시 단면도.
도 17은 제1 실시 형태의 제1 변형예에 따른 반도체 장치에 있어서의 p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 상세를 나타내는 모식도.
도 18은 제1 실시 형태의 제2 변형예에 따른 반도체 장치의 일부를 나타내는 사시 단면도.
도 19는 제1 실시 형태의 제2 변형예에 따른 반도체 장치의 다른 일부를 나타내는 사시 단면도.
도 20은 제2 실시 형태에 따른 반도체 장치의 일부를 나타내는 사시 단면도.
도 21은 제2 실시 형태에 따른 반도체 장치의 다른 일부를 나타내는 사시 단면도.
도 22는 제3 실시 형태에 따른 반도체 장치의 일부를 나타내는 사시 단면도.
도 23은 제3 실시 형태에 따른 반도체 장치의 다른 일부를 나타내는 사시 단면도.
도 24는 도 23의 A-A'선을 포함하는 X-Y면을 따른 단면도.
이하에, 본 발명의 각 실시 형태에 대해서 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것으로, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비율 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 따라 서로의 치수나 비율이 다르게 표현되는 경우도 있다.
본원 명세서와 각 도면에 있어서, 이미 설명한 것과 마찬가지 요소에는 동일한 부호를 붙이고 상세한 설명은 적절히 생략한다.
각 실시 형태의 설명에는 XYZ 직교 좌표계를 사용한다.
이하의 설명에 있어서, n+, n- 및 p+, p, p-의 표기는, 각 도전형에 있어서의 불순물 농도의 상대적인 고저를 나타낸다. 즉, n+는 n-보다 n형의 불순물 농도가 상대적으로 높은 것을 나타낸다. p+는 p보다 p형의 불순물 농도가 상대적으로 높고, p-는 p보다 p형의 불순물 농도가 상대적으로 낮은 것을 나타낸다.
이하에서 설명하는 각 실시 형태에 대해서, 각 반도체 영역의 p형과 n형을 반전시켜서 각 실시 형태를 실시해도 된다.
(제1 실시 형태)
제1 실시 형태에 따른 반도체 장치(1)에 대해서, 도 1 및 도 2를 사용해서 설명한다.
도 1은 제1 실시 형태에 따른 반도체 장치(1)의 일부를 나타내는 사시 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치(1)의 다른 일부를 나타내는 사시 단면도이다. 도 2에 있어서, 게이트 절연층(30), 게이트 전극(31), 절연층(32) 및 소스 전극(41)은 생략되어 있다.
반도체 장치(1)는, 예를 들어 MOSFET이다.
도 1 및 도 2에 도시한 바와 같이, 반도체 장치(1)는 n+형(제1 도전형) 드레인 영역(17)과, n-형 반도체층(10)과, p-형(제2 도전형) 반도체 영역(12)(제2 반도체 영역)과, p형 반도체 영역(13)(제3 반도체 영역)과, p형 베이스 영역(14)(제4 반도체 영역)과, n+형 소스 영역(15)(제5 반도체 영역)과, p+형 콘택트 영역(16)과, 게이트 절연층(30)과, 게이트 전극(31)과, 드레인 전극(40)과, 소스 전극(41)을 갖는다.
n-형 반도체층(10)은 n-형 반도체 영역(11)(제1 반도체 영역)을 갖고 있다.
n+형 드레인 영역(17)은 드레인 전극(40)과 전기적으로 접속되어 있다. n-형 반도체층(10)은 n+형 드레인 영역(17) 위에 설치되어 있다. n-형 반도체층(10)은 복수의 n-형 반도체 영역(11)을 갖는다.
각각의 n-형 반도체 영역(11)은 Y 방향(제1 방향)으로 연장되어 있다. n-형 반도체 영역(11)은 Y 방향과 직교하는 X 방향(제2 방향)에 있어서, 복수 설치되어 있다.
X 방향에 있어서, n-형 반도체 영역(11)끼리의 사이에는, p-형 반도체 영역(12)이 설치되어 있다. p-형 반도체 영역(12)은 X 방향에 있어서 복수 설치되고, 각각의 p-형 반도체 영역(12)은 Y 방향으로 연장되어 있다.
p-형 반도체 영역(12) 위에는, p형 반도체 영역(13)이 설치되어 있다. p형 반도체 영역(13)의 적어도 일부는, X 방향에 있어서, n-형 반도체 영역(11)끼리의 사이에 위치하고 있다. n-형 반도체 영역(11) 및 p-형 반도체 영역(12)에 의해, 슈퍼 정션 구조가 형성된다.
p형 반도체 영역(13)은 X 방향에 있어서 복수 설치되고, 각각의 p형 반도체 영역(13)은 Y 방향으로 연장되어 있다. X 방향 및 Y 방향에 직교하는 Z 방향에 있어서의 p형 반도체 영역(13)의 두께 및 p형 반도체 영역(13)의 p형 불순물 농도는, p형 반도체 영역(13)이 공핍화되지 않도록 설계될 수 있다.
보다 구체적으로는, 반도체 장치(1)가 애벌란시 상태인 경우에, n-형 반도체 영역(11)과 p형 반도체 영역(13)의 pn 접합면으로부터 X 방향으로 연장되는 공핍층 및 n-형 반도체층(10)과 p-형 반도체 영역(12)의 pn 접합면으로부터 Z 방향으로 연장되는 공핍층에 대하여, p형 반도체 영역(13)이 완전히 공핍화되지 않도록, p형 반도체 영역(13)의 Z 방향의 두께 및 p형 반도체 영역(13)에 있어서의 p형 불순물 농도가 설계될 수 있다. 여기에서 애벌란시 상태란, 반도체 장치(1)에 반도체 장치(1)가 갖는 내압을 초과하는 전압이 인가되어, 전류를 통전하고 있는 상태를 의미하고 있다.
도 1 및 도 2에 도시한 바와 같이, n-형 반도체 영역(11) 위 및 p형 반도체 영역(13) 위에는, p형 베이스 영역(14)이 설치되어 있다. p형 베이스 영역(14)에 대해서, n-형 반도체 영역(11) 위에 위치하는 부분의 p형 불순물 농도와, p형 반도체 영역(13) 위에 위치하는 부분의 p형 불순물 농도가 달라도 된다. 일례로서, p형 베이스 영역(14) 중 p형 반도체 영역(13) 위에 위치하는 부분의 p형 불순물 농도는 n-형 반도체 영역(11) 위에 위치하는 부분의 p형 불순물 농도보다 높다.
p형 베이스 영역(14)은 X-Y면에 평행하며, Y 방향과 교차하는 제3 방향으로 연장되어 있다. p형 베이스 영역(14)은 X-Y면에 평행하며, 제3 방향과 직교하는 제4 방향에 있어서 복수 설치되어 있다. p형 베이스 영역(14)은 p형 반도체 영역(13) 위에 설치되어 있지 않고, n-형 반도체 영역(11) 위에만 설치되어 있어도 된다. 이 경우, p형 베이스 영역(14)은 제4 방향에 더하여 제3 방향에 있어서도 복수 설치된다.
도 1 및 도 2에 도시하는 예에서는 제3 방향은 X 방향이고, 제4 방향은 Y 방향이다. 제3 방향 및 제4 방향은 X 방향 성분 및 Y 방향 성분의 양쪽을 포함한 방향이어도 된다. 이후의 설명에서는 제3 방향이 X 방향이고, 제4 방향이 Y 방향인 경우에 대해서 설명한다.
p형 베이스 영역(14) 위에는 n+형 소스 영역(15)이 선택적으로 설치되어 있다. n+형 소스 영역(15)은 Y 방향에 있어서 복수 설치되고, 각각의 n+형 소스 영역(15)은 X 방향으로 연장되어 있다. 예를 들어, 도 1 및 도 2에 도시한 바와 같이, 1개의 p형 베이스 영역(14) 위에 서로 이격된 2개의 n+형 소스 영역(15)이 설치된다.
p형 베이스 영역(14) 위에는, 또한 p+형 콘택트 영역(16)이 선택적으로 설치되어 있다. p+형 콘택트 영역(16)은 Y 방향에 있어서 복수 설치되고, 각각의 p+형 콘택트 영역(16)은 X 방향으로 연장되어 있다. 예를 들어, p+형 콘택트 영역(16)의 적어도 일부는 Y 방향에 있어서, 1개의 p형 베이스 영역(14) 위에 설치된 2개의 n+형 소스 영역(15) 사이에 설치된다. p+형 콘택트 영역(16)의 일부는, 예를 들어 Z 방향에 있어서, n+형 소스 영역(15)의 적어도 일부와, n-형 반도체 영역(11)의 일부 사이에 설치되어 있다.
일례에 있어서, p형 반도체 영역(13)의 p형 불순물 농도는, p형 베이스 영역(14)의 p형 불순물 농도보다 낮다. 단, p형 반도체 영역(13)의 p형 불순물 농도는, p형 베이스 영역(14)의 p형 불순물 농도 이상이어도 된다. p형 반도체 영역(13)의 p형 불순물 농도는 p+형 콘택트 영역(16)의 p형 불순물 농도 이상이어도 된다.
p형 베이스 영역(14)의 일부 위에는, 게이트 절연층(30)을 개재하여, 게이트 전극(31)이 설치되어 있다. 보다 구체적으로는, 게이트 전극(31)은 n-형 반도체 영역(11)의 일부 위, p형 반도체 영역(13)의 일부 위, p형 베이스 영역(14)의 일부 위 및 n+형 소스 영역(15)의 일부 위에 게이트 절연층(30)을 개재하여 설치되어 있다. 게이트 전극(31)은 Y 방향에 있어서 복수 설치되고, 각각의 게이트 전극(31)은 X 방향으로 연장되어 있다. 즉, 게이트 전극(31)은 n-형 반도체 영역(11)과 p-형 반도체 영역(12)이 연장되는 방향과 교차하는 방향으로 연장되어 있다.
n+형 소스 영역(15) 위, p+형 콘택트 영역(16) 위 및 게이트 전극(31) 위에는 소스 전극(41)이 설치되어 있다. n+형 소스 영역(15) 및 p+형 콘택트 영역(16)은, 소스 전극(41)과 전기적으로 접속되어 있다. 게이트 전극(31)과 소스 전극(41) 사이에는 절연층(32)이 설치되고, 게이트 전극(31)은 소스 전극(41)과 전기적으로 분리되어 있다.
드레인 전극(40)에 소스 전극(41)에 대하여 플러스 전압이 인가된 상태에서, 게이트 전극(31)에 임계값 이상의 전압이 가해짐으로써, 반도체 장치(1)가 온 상태로 된다. 이때, p형 베이스 영역(14)의 게이트 절연층(30) 근방의 영역에 채널(반전층)이 형성된다. 이 채널을 통해서, n-형 반도체층(10)과 n+형 소스 영역(15) 사이에서 전류가 흐른다.
반도체 장치(1)가 오프 상태이고, 또한 소스 전극(41)의 전위에 대하여 드레인 전극(40)에 플러스 전위가 인가되고 있을 때는, n-형 반도체 영역(11)과 p-형 반도체 영역(12)의 pn 접합면으로부터 n-형 반도체 영역(11) 및 p-형 반도체 영역(12)으로 공핍층이 퍼진다. n-형 반도체 영역(11) 및 p-형 반도체 영역(12)이, n-형 반도체 영역(11)과 p-형 반도체 영역(12)의 pn 접합면에 대하여 연직 방향으로 공핍화되고, n-형 반도체 영역(11)과 p-형 반도체 영역(12)의 pn 접합면에 대하여 평행 방향의 전계 집중을 억제하기 때문에 높은 내압이 얻어진다.
환언하면, 슈퍼 정션 구조에 의해 내압을 유지하기 위해서는, 반도체 장치(1)가 오프 상태일 때, n-형 반도체 영역(11) 및 p-형 반도체 영역(12)이 공핍화될 필요가 있다. 한편, 반도체 장치의 온 저항을 저감시키기 위해서는, n-형 반도체 영역(11)의 불순물 농도를 높게 할 것이 요구된다. n-형 반도체 영역(11)의 불순물 농도를 높게 하면, n-형 반도체 영역(11)에 있어서 공핍층이 퍼지기 어렵게 되므로, 반도체 장치의 내압이 저하되는 경우가 있다.
따라서, 내압을 유지하면서, 온 저항을 저감시키기 위해서는, n-형 반도체 영역(11)의 불순물 농도를 높임과 함께, n-형 반도체 영역(11)의 폭을 좁게 할 것이 요구된다.
그러나, n-형 반도체 영역(11) 및 p-형 반도체 영역(12)이 연장되는 방향이 게이트 전극이 연장되는 방향과 동일한 경우, n-형 반도체 영역(11)의 폭(p-형 반도체 영역(12)의 피치)은 게이트 전극끼리의 간격과의 관계에서 제한을 받는다. 이것은, 베이스 영역 및 소스 영역이 p-형 반도체 영역(12) 위에 형성되기 때문이다.
이에 비해, 게이트 전극이, n형 반도체 영역과 p형 반도체 영역이 연장되는 방향과 교차하는 방향으로 연장되는 구조를 채용함으로써, 게이트 전극끼리의 간격과, n-형 반도체 영역(11)의 폭을 별개로 설계하는 것이 가능하게 된다.
이어서, 도 3을 사용하여, p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 상세에 대해서 설명한다.
도 3은 제1 실시 형태에 따른 반도체 장치(1)에 있어서의, p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 상세를 나타내는 모식도이다. 보다 구체적으로는, 도 3에 있어서의 좌측 도면은, 도 1의 p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 근방을 확대한 단면도이다. 도 3에 있어서의 우측 도면은, 좌측 도면의 A-A'선 상의 각 위치에 있어서의 p형 불순물 농도를 나타내고 있다.
p형 반도체 영역(13)에 있어서 Z 방향으로 퍼지는 공핍층의 두께 Ta는 이하의 수학식 1로 표현된다.
Figure pat00001
수학식 1에 있어서, q는 전기 소량이다. 즉, q는 대략 1.602×10- 19[C]이다. Np는 p형 반도체 영역(13)에 있어서의 p형 불순물 농도이다. Ec는 p-형 반도체 영역(12)에 있어서의 임계 전계이다. 이 임계 전계를 초과하면, p-형 반도체 영역(12)에 있어서 애벌란시 항복이 발생한다. ε은 p형 반도체 영역(13)에 포함되는 반도체 재료의 유전율이다. 즉, p형 반도체 영역(13)의 주성분이 Si인 경우, ε은 대략 12이다.
Ec는, 예를 들어 p-형 반도체 영역(12)의 X 방향에 있어서의 중앙이며 p형 반도체 영역(13) 근방의 부분 P1에 있어서의 p형 불순물 농도를 사용해서 구할 수 있다. Np는, 예를 들어 p형 반도체 영역(13)의 X 방향의 중앙에 있어서, 가장 높은 p형 불순물 농도의 값을 사용해서 구할 수 있다. 즉, Np는, 예를 들어 부분 P2에 있어서의 p형 불순물 농도이다.
수학식 1에서 얻어지는 두께 Ta가, p형 반도체 영역(13)의 Z 방향에 있어서의 두께 Tp보다 얇음으로써, 반도체 장치(1)의 온 상태로부터 오프 상태로의 스위칭 동작 시에 있어서, p형 반도체 영역(13)이 완전히 공핍화될 가능성을 저감시킬 수 있다.
두께 Tp는 게이트 절연층(30)으로부터, p-형 반도체 영역(12)과 p형 반도체 영역(13)의 경계까지의 거리일 수 있다. 예를 들어, A-A'선 상에서, p-형 반도체 영역(12)으로부터 p형 반도체 영역(13)을 향하는 방향에 있어서, 부분 P3에 있어서의 p형 불순물 농도를 30% 이상 상회한 점을, p-형 반도체 영역(12)과 p형 반도체 영역(13)의 경계라 간주할 수 있다. 부분 P3은 p-형 반도체 영역(12)의 X 방향 및 Y 방향에 있어서 중앙에 위치하는 부분이다.
이것은 p-형 반도체 영역(12)의 Z 방향에 있어서의 p형 불순물 농도의 편차가, 20% 정도 있을 수 있기 때문이다. 즉, 이 편차를 초과해서 p형 불순물 농도가 변화된 점을, p-형 반도체 영역(12)과 p형 반도체 영역(13)의 경계라 간주할 수 있다.
여기서, 반도체 장치(1)의 제조 방법의 일례에 대해서, 도 4 내지 도 8을 사용해서 설명한다.
도 4 내지 도 8은 제1 실시 형태에 따른 반도체 장치(1)의 제조 공정의 일례를 나타내는 공정 사시 단면도이다.
우선, n+형의 반도체 기판(17a)을 준비한다. n+형 기판(17a)의 주성분은, 예를 들어 실리콘(Si)이다. n+형 기판(17a)의 주성분은 갈륨비소, 탄화실리콘 또는 질화갈륨이어도 된다. n+형 기판(17a)은 n형 불순물을 포함하고 있다. n형 불순물로서는, 예를 들어 안티몬, 비소 또는 인을 사용할 수 있다.
이어서, 도 4의 (a)에 도시한 바와 같이, n+형 기판(17a) 위에 n형 불순물을 첨가하면서 Si를 에피택셜 성장시킴으로써, n-형 반도체층(10a)을 형성한다. n-형 반도체층(10a)은, 예를 들어 CVD(Chemical Vapor Deposition)법을 사용해서 형성된다.
이어서, 도 4의 (b)에 도시한 바와 같이, n-형 반도체층(10a)에 개구 OP1을 형성한다. 개구 OP1은 X 방향에 있어서 복수 설치되고, 각각의 개구 OP1은 Y 방향으로 연장되어 있다.
개구 OP1은, 예를 들어 포토리소그래피법을 사용해서 도시하지 않은 마스크를 형성하고, 이 마스크를 사용해서 RIE(Reactive Ion Etching)를 행함으로써 형성된다.
이어서, n-형 반도체층(10a) 위에 p형 불순물을 첨가하면서 Si를 에피택셜 성장시킨다. 이 공정에 의해, 도 5의 (a)에 도시한 바와 같이, 개구 OP1의 내부에 p형 반도체층(12a)이 형성된다. 개구 OP1의 내부 이외에 퇴적한 반도체 재료는, 예를 들어 CMP(Chemical Mechanical Polishing)법을 사용해서 제거된다.
이어서, n-형 반도체층(10a) 위에 마스크 M1을 형성한다. 마스크 M1은, 예를 들어 포토레지스트이다. 마스크 M1은 산화실리콘을 포함하는 층이어도 된다.
이어서, 도 5의 (b)에 도시한 바와 같이, 마스크 M1을 사용해서 p형 반도체층(12a)의 표면 부분에 p형 불순물을 이온 주입하고, 열을 가해서 활성화시킴으로써, p형 반도체 영역(13a)이 형성된다. p형 반도체층(12a) 중 p형 반도체 영역(13) 이외의 부분이, 도 1 및 도 2에 도시하는 p-형 반도체 영역(12)에 대응한다.
이어서, 도 6의 (a)에 도시한 바와 같이, n-형 반도체층(10a) 위 및 p형 반도체 영역(13a) 위에 절연층 IL1을 형성한다. 절연층 IL1은, 예를 들어 산화실리콘을 포함한다. 절연층 IL1은, 예를 들어 n-형 반도체층(10a)의 표면 및 p형 반도체 영역(13a)의 표면을 열산화함으로써 형성된다.
이어서, 절연층 IL1 위에 도전층을 형성한다. 이 도전층은, 예를 들어 폴리실리콘을 포함하고, CVD법을 사용해서 형성된다. 이 도전층을 패터닝함으로써, 게이트 전극(31)을 형성한다.
이어서, 도 6의 (b)에 도시한 바와 같이, 게이트 전극(31)을 덮는 절연층 IL2를 형성한다. 절연층 IL2는, 예를 들어 산화실리콘을 포함하고, CVD법을 사용해서 형성된다. 절연층 IL2는 패터닝된 도전층의 표면을 열산화함으로써 형성되어도 된다.
이어서, 도 7의 (a)에 도시한 바와 같이, 절연층 IL1의 일부 및 절연층 IL2의 일부를 제거함으로써, n-형 반도체층(10a)의 상면의 일부 및 p형 반도체 영역(13)의 상면의 일부를 노출시킨다. 이 공정에 의해, 도 1 및 도 2에 도시하는 게이트 절연층(30) 및 절연층(32)이 형성된다.
이어서, 도 7의 (b)에 도시한 바와 같이, n-형 반도체층(10a) 및 p형 반도체 영역(13)의 노출된 부분에, p형 베이스 영역(14a)을 형성한다. p형 베이스 영역(14a)은 게이트 절연층(30), 게이트 전극(31) 및 절연층(32)을 마스크로 해서 사용하여, p형 불순물을 이온 주입하고, 열을 가해서 활성화시킴으로써 형성된다. 이때, p형 반도체 영역(13a) 중, p형 베이스 영역(14a) 이외의 영역이, 도 1 및 도 2에 도시하는 p형 반도체 영역(13)에 대응한다.
형성되는 p형 베이스 영역(14a)의 p형 불순물 농도가, p형 반도체 영역(13)의 p형 불순물 농도 이하인 경우에는, n-형 반도체층(10a)의 노출된 부분에만 p형 불순물을 이온 주입하여, p형 베이스 영역(14a)을 형성해도 된다.
이어서, 도시하지 않은 마스크를 사용하여, p형 베이스 영역(14a) 중 n+형 소스 영역(15)이 형성되는 위치에 n형 불순물을 이온 주입한다. 계속해서, 도시하지 않은 마스크를 사용하여, p형 베이스 영역(14a) 중 p+형 콘택트 영역(16)이 형성되는 위치에 p형 불순물을 이온 주입한다.
계속해서, n형 불순물 및 p형 불순물이 주입된 영역을 가열함으로써, 도 8의 (a)에 도시한 바와 같이, n+형 소스 영역(15) 및 p+형 콘택트 영역(16)이 형성된다. 이때, p형 베이스 영역(14a) 중, n+형 소스 영역(15) 및 p+형 콘택트 영역(16) 이외의 영역이, 도 1 및 도 2에 도시하는 p형 베이스 영역(14)에 대응한다. 형성되는 p+형 콘택트 영역(16)의 p형 불순물 농도가, p형 반도체 영역(13)의 p형 불순물 농도 이하인 경우에는, n-형 반도체층(10a) 위에만 p+형 콘택트 영역(16)을 형성해도 된다.
이어서, 도 8의 (b)에 도시한 바와 같이, n+형 소스 영역(15) 위 및 p+형 콘택트 영역(16) 위에 소스 전극(41)을 형성한다. 계속해서, n+형 기판(17a)이 소정의 두께가 될 때까지, n+형 기판(17a)의 이면을 연마한다. 연마된 후의 n+형 기판(17a)은, 도 1 및 도 2에 도시하는 n+형 드레인 영역(17)에 대응한다.
이어서, 기판의 이면에 드레인 전극(40)을 형성함으로써, 도 1 및 도 2에 도시하는 반도체 장치(1)가 얻어진다.
또는 반도체 장치(1)는, 이하의 방법을 사용해도 제작할 수 있다.
도 9 및 도 10은 제1 실시 형태에 따른 반도체 장치(1)의 제조 공정의 다른 일례를 나타내는 공정 사시 단면도이다.
우선, n+형 기판(17a)을 준비한다. 계속해서, n+형 기판(17a) 위에 n형 불순물을 첨가하면서 n-형 반도체층(101)을 형성하고, n-형 반도체층(101) 위에 마스크 M1을 형성한다. 마스크 M1은, 예를 들어 포토레지스트이다.
마스크 M1을 사용하여, n-형 반도체층(101)의 표면의 일부에 p형 불순물을 이온 주입한다. 이 공정에 의해, 도 9의 (a)에 도시한 바와 같이, n-형 반도체층(101) 중에, p형 불순물이 주입된 영역(121)이 형성된다.
이어서, 마스크 M1을 제거하여, n-형 반도체층(101) 위에 n-형 반도체층(102)을 형성한다. 계속해서, 마스크 M2를 형성하여, n-형 반도체층(102)의 표면의 일부에 p형 불순물을 이온 주입하여, 영역(122)을 형성한다. 이 공정을 반복해서 행하여, 도 9의 (b)에 도시한 바와 같이, n-형 반도체층(102 내지 104) 및 p형 불순물이 이온 주입된 영역(122 내지 124)을 형성한다.
도 9의 (b)에 도시하는 n형 반도체층의 수는 일례이다. 도 9의 (b)에 도시하는 n형 반도체층의 수보다 많은 n형 반도체층이 적층 형성되어도 되고, 이것보다 적은 수의 n형 반도체층이 형성되어도 된다.
이어서, n-형 반도체층(104) 위에 n-형 반도체층(105)을 형성한다. n-형 반도체층(105) 위에 마스크 M5를 형성하고, n-형 반도체층(105)의 표면의 일부에 p형 불순물을 이온 주입한다. 이때, 영역(122 내지 124)의 각각에 주입된 p형 불순물의 양보다 많은 p형 불순물을 이온 주입한다. 이 공정에 의해, p형 불순물이 주입된 영역(131)이 형성된다. 마찬가지 공정을 다시 행하여, 도 10의 (a)에 도시한 바와 같이, n-형 반도체층(105 및 106)과, 이들 n-형 반도체층 중에 형성된 영역(131 및 132)이 형성된다.
이어서, 마스크 M6를 제거하고, n-형 반도체층(101 내지 106)을 가열한다. 이 공정에 의해, 이들 반도체층에 주입된 불순물이 활성화되고, p-형 반도체 영역(12) 및 p형 반도체 영역(13a)이 형성된다. n-형 반도체층(101 내지 106)은, 도 5의 (b)에 도시하는 n-형 반도체층(10a)에 대응한다. 이때의 모습을 도 10의 (b)에 도시한다.
그 후에는 도 6 내지 도 8에 도시하는 공정과 마찬가지 공정을 행함으로써, 반도체 장치(1)가 얻어진다.
혹은 반도체 장치(1)는, 이하의 방법을 사용해도 제작할 수 있다.
도 11 내지 도 13은 제1 실시 형태에 따른 반도체 장치(1)의 제조 공정의 또 다른 일례를 나타내는 공정 사시 단면도이다.
우선, n+형 기판(17a)을 준비한다. 계속해서, n+형 기판(17a) 위에 n형 불순물을 첨가하면서 Si를 에피택셜 성장시킴으로써, n-형 반도체층(10a)을 형성한다. 계속해서, 도 11의 (a)에 도시한 바와 같이, n-형 반도체층(10a) 위에 마스크 M1을 형성한다.
마스크 M1은, 예를 들어 산화실리콘을 포함한다. 마스크 M1은, n-형 반도체층(10a)의 표면을 열 산화해서 산화실리콘층을 형성하고, 이 산화실리콘층을 패터닝함으로써 형성될 수 있다. 또는, CVD법을 사용해서 n-형 반도체층(10a) 위에 산화실리콘층을 형성하고, 이 산화실리콘층을 패터닝함으로써 형성되어도 된다.
이어서, 도 11의 (b)에 도시한 바와 같이, 마스크 M1을 사용하여, RIE법에 의해, n-형 반도체층(10a)에 복수의 개구 OP1을 형성한다.
이어서, n-형 반도체층(10a) 위에 p형 불순물을 첨가하면서 Si를 에피택셜 성장시킨다. 계속해서, 마스크 M1 위에 퇴적된 잉여적인 Si를, 예를 들어 CMP법을 사용해서 제거한다. 이 공정에 의해, 도 12의 (a)에 도시한 바와 같이, 개구 OP1의 내부에, p형 반도체층(12a)이 형성된다.
이어서, 도 12의 (b)에 도시한 바와 같이, p형 반도체층(12a)의 일부를, 예를 들어 RIE법을 사용해서 제거한다.
이어서, p형 반도체층(12a) 위에 p형 불순물을 첨가하면서 Si를 에피택셜 성장시킨다. 이때, p형 반도체층(12a)을 형성할 때 첨가한 p형 불순물의 양보다 많은 p형 불순물을 첨가하면서, 에피택셜 성장을 행한다. 계속해서, 마스크 M1 위에 퇴적된 잉여적인 Si를, 예를 들어 CMP에 의해 제거한다. 이 공정에 의해, 도 13의 (a)에 도시한 바와 같이, p형 반도체층(12a) 위에 p형 반도체층(13a)이 형성된다.
이어서, 도 13의 (b)에 도시한 바와 같이, 마스크 M1을 제거한다. 계속해서, 예를 들어 CMP법을 사용하여, n-형 반도체층(10a)의 표면 및 p형 반도체층(13a)의 표면을 평탄화한다. 그 후에는 도 6 내지 도 8에 도시하는 공정과 마찬가지 공정을 행함으로써, 반도체 장치(1)가 얻어진다.
이어서, 본 실시 형태에 따른 반도체 장치(1)의 작용 및 효과에 대해서 설명한다.
본 실시 형태에 따르면, p-형 반도체 영역(12) 위에 p형 반도체 영역(13)을 설치함으로써, 애벌란시 상태에 있어서 반도체 장치의 파괴가 발생될 가능성이 저감된다.
우선, 반도체 장치(1)가 애벌란시 상태인 경우의, 반도체 장치(1) 내부의 캐리어 움직임에 대해서 설명한다. 반도체 장치(1)가 애벌란시 상태가 되면, 드레인 전극(40)과 소스 전극(41) 사이에, 통상의 내압 시보다 큰 전압이 인가된다. 이 전압에 의해 반도체 장치(1)의 내부에 발생하는 전계에 의해, 반도체 장치(1) 내부의 자유 전자나 이온 등이 가속된다.
가속된 전자나 이온이 원자 등에 충돌해서 전리가 발생함으로써, 정공 및 자유 전자가 생성된다. 특히, 이 전리는 n-형 반도체층(10)과 p-형 반도체 영역(12)의 pn 접합면 등, 전계 강도가 높은 곳에서 발생하기 쉽다. 생성된 전자는 n형 반도체 영역을 통해서 드레인 전극(40)으로부터 배출된다. 생성된 정공은 p형 반도체 영역을 통해서 소스 전극(41)으로부터 배출된다.
여기서, 비교예로서, p형 반도체 영역(13)을 갖지 않은 반도체 장치에 대해서 설명한다. 이 비교예에 따른 반도체 장치의 경우, 생성된 정공은 p-형 반도체 영역(12), p형 베이스 영역(14) 및 p+형 콘택트 영역(16)을 통해서 소스 전극(41)으로 배출된다. 이때, 정공의 일부는 p-형 반도체 영역(12) 중 게이트 절연층(30) 근방을 통과하여 p형 베이스 영역(14) 및 p+형 콘택트 영역(16)을 흘러 간다.
정공이 게이트 절연층(30)의 근방을 통과하면, 그 게이트 절연층(30) 위에 설치된 게이트 전극(31)에 전자가 몰리게 된다. 게이트 전극(31)에 전자가 몰림으로써, 그 게이트 전극(31)의 전압이 증가한다. 또한, 전리에 의한 캐리어의 생성은, 국소적으로 발생하는 점에서, 복수의 게이트 전극(31)의 일부에서 전압의 증가가 발생하고, 복수의 게이트 전극(31)의 다른 일부에서는 전압의 증가가 발생하지 않는다. 또한, 전리가 발생하는 개소는, 시간의 경과와 함께 변동되기 때문에, 전압의 증가가 발생하는 게이트 전극(31)도 시간의 경과와 함께 변동될 수 있다.
게이트 전극(31)의 전압의 변동이 발생되면, 복수의 게이트 전극(31) 중 일부 게이트 전극(31)에 임계값보다 큰 전압이 인가되는 경우가 있다. 일부 게이트 전극(31)에 임계값보다 큰 전압이 인가되면, 그 일부 게이트 전극(31) 근방의 영역으로 전류가 집중해서 흐른다. 그 결과, 상기 영역의 온도가 상승하여, 반도체 장치의 파괴에 이를 가능성이 있다.
이에 비해, 본 실시 형태에 따른 반도체 장치(1)는, p-형 반도체 영역(12) 위에 설치된 p형 반도체 영역(13)을 갖는다. 또한, p형 반도체 영역(13)은, p-형 반도체 영역(12)의 반도체 장치(1)가 애벌란시 상태인 경우에 있어서도, 완전히 공핍화되지는 않는 두께 및 불순물 농도를 갖는다. 이 p형 반도체 영역(13)을 가짐으로써, 정공은, 도 14에 도시한 바와 같이, 공핍화되어 있는 p형 반도체 영역(13)의 하부를 통과하여, p형 베이스 영역(14) 및 p+형 콘택트 영역(16)을 통해서 배출된다.
이로 인해, 게이트 절연층(30)을 흐르는 정공의 양이 저감되어, 게이트 전극(31)의 전압 변동이 억제된다. 그 결과, 반도체 장치(1)가 잘못해서 온 상태로 될 가능성이 저감되어, 애벌란시 상태에 있어서 반도체 장치의 파괴가 발생될 가능성이 저감된다.
게이트 절연층(30), 게이트 전극(31) 및 절연층(32)을 마스크로 해서 사용하여 p형 베이스 영역(14), n+형 소스 영역(15) 및 p+형 콘택트 영역(16)을 형성하는 경우, n-형 반도체 영역(11) 위뿐만 아니라, p-형 반도체 영역(12) 위에도 n+형 소스 영역(15)이 형성될 수 있다. p-형 반도체 영역(12) 위에 n+형 소스 영역(15)이 설치되어 있는 경우, 정공이 게이트 절연층(30)의 근방을 통해서 p형 베이스 영역(14)을 흐름으로써, p형 베이스 영역(14) 중 n+형 소스 영역(15) 근방의 영역에서 전압 강하가 발생한다.
이 전압 강하가 커지면, n+형 소스 영역(15)을 이미터, p형 베이스 영역(14)을 베이스로 하는 기생 바이폴라 트랜지스터의 래치 업이 발생되기 쉬워진다. 애벌란시 상태에 있어서 바이폴라 트랜지스터가 온 상태가 되면, 큰 전류가 반도체 장치를 흐르기 때문에, 반도체 장치가 파괴될 가능성이 있다.
이에 비해, p형 반도체 영역(13)을 설치함으로써 게이트 절연층(30)의 근방으로 흐르는 정공의 양을 저감시킬 수 있다. 이로 인해, p형 베이스 영역(14) 중 n+형 소스 영역(15) 근방의 영역에서 전압 강하를 저감시킬 수 있다. 따라서, p-형 반도체 영역(12) 위에 n+형 소스 영역(15)이 설치되어 있는 경우에도, 바이폴라 트랜지스터의 래치 업이 발생될 가능성을 저감시키는 것이 가능하다. 즉, 본 실시 형태에 따른 반도체 장치에 의하면, 게이트 절연층(30), 게이트 전극(31) 및 절연층(32)을 마스크로 해서 사용하여 n+형 소스 영역(15)을 용이하게 형성 가능하게 하면서, 반도체 장치의 파괴가 발생될 가능성을 저감시킬 수 있다.
p형 반도체 영역(13)은, 완전히 공핍화되지는 않기 때문에, 반도체 장치(1)의 내압에 영향을 줄 수 있다. 슈퍼 정션 구조에 의해 얻어지는 내압에 대하여 p형 반도체 영역(13)이 미치는 영향을 저감시키기 위해서, p형 반도체 영역(13)의 두께 Tp는, p-형 반도체 영역(12)의 Z 방향에 있어서의 두께 Tsj의 1/10 이하인 것이 바람직하다. Tp를 Tsj의 1/10 이하로 함으로써, p형 반도체 영역(13)이, 반도체 장치(1)의 내압에 미치는 영향을 대략 10% 이하로 할 수 있다.
게이트 전극(31)이 연장되어 있는 방향은, n-형 반도체 영역(11) 및 p-형 반도체 영역(12)이 연장되어 있는 방향에 대하여 교차되어 있으면 되지만, 이들 방향에 대하여 수직인 것이 가장 바람직하다. 게이트 전극(31)이 n-형 반도체 영역(11) 및 p-형 반도체 영역(12)이 연장되어 있는 방향에 대하여 수직인 방향으로 연장되어 있음으로써, 게이트 전극(31)과 n-형 반도체 영역(11)의 대향 면적을 저감시킬 수 있다. 그 결과, 반도체 장치(1)에 있어서의 게이트-드레인간의 귀환 용량 Crss를 저감시켜, 반도체 장치(1)의 스위칭 속도를 향상시키는 것이 가능해진다.
(제1 실시 형태의 제1 변형예)
제1 실시 형태의 제1 변형예에 따른 반도체 장치(1a)에 대해서, 도 15 및 도 16을 사용해서 설명한다.
도 15는 제1 실시 형태의 제1 변형예에 따른 반도체 장치(1a)의 일부를 나타내는 사시 단면도이다.
도 16은 제1 실시 형태의 제1 변형예에 따른 반도체 장치(1a)의 다른 일부를 나타내는 사시 단면도이다.
도 16에 있어서, 게이트 절연층(30), 게이트 전극(31), 절연층(32) 및 소스 전극(41)은 생략되어 있다.
반도체 장치(1a)는, 예를 들어 p-형 반도체 영역(18)을 갖는 점에서 반도체 장치(1)와 다르다. p-형 반도체 영역(18)은 p형 반도체 영역(13) 위에 설치되어 있다. p-형 반도체 영역(18)은 X 방향에 있어서, n-형 반도체 영역(11)에 의해 복수로 분단되어 있다. p-형 반도체 영역(18)의 하단부의 Z 방향에 있어서의 위치는, 게이트 절연층(30)의 Z 방향에 있어서의 위치와, p형 베이스 영역(14)의 하단부의 Z 방향에 있어서의 위치 사이에 있다. 즉, p-형 반도체 영역(18)은 Y 방향에 있어서, p형 베이스 영역(14)에 의해 복수로 분단되어 있다.
p-형 반도체 영역(18)의 p형 불순물 농도는, 예를 들어 p-형 반도체 영역(12)의 p형 불순물 농도 이하이다. 단, p-형 반도체 영역(18)의 p형 불순물 농도는 p-형 반도체 영역(12)의 p형 불순물 농도보다 높고, p형 반도체 영역(13)의 p형 불순물 농도보다 낮아도 된다.
본 변형예에 있어서도, p형 반도체 영역(13)의 Z 방향의 두께 및 p형 반도체 영역(13)에 있어서의 p형 불순물 농도는, p형 반도체 영역(13)이 공핍화되지 않도록 설계될 수 있다.
여기서, 본 변형예에 있어서의 p형 반도체 영역(13)의 두께 Ta에 대해서, 도 17을 사용해서 설명한다.
도 17은 제1 실시 형태의 제1 변형예에 따른 반도체 장치(1a)에 있어서의, p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 상세를 나타내는 모식도이다. 보다 구체적으로는, 도 17에 있어서의 좌측 도면은, 도 15의 p-형 반도체 영역(12) 및 p형 반도체 영역(13)의 근방을 확대한 단면도이다. 도 17에 있어서의 우측 도면은 좌측 도면의 A-A'선 상의 각 위치에 있어서의 p형 불순물 농도를 나타내고 있다.
두께 Tp는 p-형 반도체 영역(12)과 p형 반도체 영역(13)의 경계로부터, p형 반도체 영역(13)과 p-형 반도체 영역(18)의 경계까지의 Z 방향에 있어서의 거리일 수 있다. 예를 들어, A-A'선 상에서, p-형 반도체 영역(12)으로부터 p형 반도체 영역(13)을 향하는 방향에 있어서, 부분 P3에 있어서의 p형 불순물 농도를 30% 이상 상회한 점을, p-형 반도체 영역(12)과 p형 반도체 영역(13)의 경계라 간주할 수 있다. 또한, p형 반도체 영역(13)으로부터 p-형 반도체 영역(18)을 향하는 방향에 있어서, p형 불순물 농도가 저하되고, 부분 P3에 있어서의 불순물 농도와 동일한 불순물 농도를 갖는 부분을, p형 반도체 영역(13)과 p-형 반도체 영역(18)의 경계라 간주할 수 있다. 부분 P3은 p-형 반도체 영역(12)의 X 방향 및 Y 방향에 있어서 중앙에 위치하는 부분이다.
두께 Tp가, 수학식 1에서 얻어지는 두께 Ta보다 두꺼우면, p형 반도체 영역(13)은 반도체 장치(1)의 온 상태로부터 오프 상태로의 스위칭 동작 시에 있어서, 완전히 공핍화될 가능성을 저감시킬 수 있다.
본 변형예를 사용한 경우에도, 제1 실시 형태와 마찬가지로, 온 저항을 저감시키면서, 애벌란시 상태에 있어서 반도체 장치의 파괴가 발생될 가능성을 저감시키는 것이 가능하다.
(제1 실시 형태의 제2 변형예)
제1 실시 형태의 제2 변형예에 따른 반도체 장치(1b)에 대해서, 도 18 및 도 19를 사용해서 설명한다.
도 18은 제1 실시 형태의 제2 변형예에 따른 반도체 장치(1b)의 일부를 나타내는 사시 단면도이다.
도 19는 제1 실시 형태의 제2 변형예에 따른 반도체 장치(1b)의 다른 일부를 나타내는 사시 단면도이다. 도 19에서, 게이트 절연층(30), 게이트 전극(31), 절연층(32) 및 소스 전극(41)은 생략되어 있다.
반도체 장치(1b)에 있어서, p+형 반도체 영역(13)에 있어서의 p형 불순물 농도는 p+형 콘택트 영역(16)에 있어서의 p형 불순물 농도 이상이다. 혹은 p+형 반도체 영역(13)의 p형 불순물 농도는, p형 베이스 영역(14)의 p형 불순물 농도보다 높은 범위에서, p+형 콘택트 영역(16)의 p형 불순물 농도보다 낮아도 된다. 반도체 장치(1b)에 있어서, p형 베이스 영역(14) 및 p+형 콘택트 영역(16)을 통하지 않고, p+형 반도체 영역(13)으로부터 소스 전극(41)으로 정공을 배출 가능하게, p+형 반도체 영역(13)이 설치되어 있다.
도 19에 도시한 바와 같이, p형 베이스 영역(14), n+형 소스 영역(15) 및 p+형 콘택트 영역(16)은, n-형 반도체 영역(11) 위에만 설치되어 있다. 반도체 장치(1b)에서는, p+형 반도체 영역(13)이 소스 전극(41)과 전기적으로 접속되어 있기 때문에, p+형 콘택트 영역(16)은 설치되어 있지 않아도 된다.
본 변형예를 사용한 경우에도, 제1 실시 형태와 마찬가지로, 온 저항을 저감시키면서, 애벌란시 상태에 있어서 반도체 장치의 파괴가 발생될 가능성을 저감시키는 것이 가능하다.
(제2 실시 형태)
제2 실시 형태에 따른 반도체 장치(2)에 대해서, 도 20 및 도 21을 사용해서 설명한다.
도 20은 제2 실시 형태에 따른 반도체 장치(2)의 일부를 나타내는 사시 단면도이다.
도 21은 제2 실시 형태에 따른 반도체 장치(2)의 다른 일부를 나타내는 사시 단면도이다. 도 21에서, 게이트 절연층(30), 게이트 전극(31), 절연층(32) 및 소스 전극(41)은 생략되어 있다.
반도체 장치(2)는, 예를 들어 n+형 반도체 영역(19)을 더 갖는 점에서 반도체 장치(1)와 다르다. 반도체 장치(2)에 있어서의 n+형 반도체 영역(19) 이외의 구조에 대해서는, 반도체 장치(1)와 마찬가지 구조를 채용할 수 있다.
n+형 반도체 영역(19)은, 예를 들어 Y 방향에 있어서 복수 설치되고, 각각의 n+형 반도체 영역(19)은 X 방향으로 연장되어 있다. n+형 반도체 영역(19)의 일부는 n-형 반도체 영역(11) 위에 위치하고, n+형 반도체 영역(19)의 다른 일부는 p형 반도체 영역(13) 위에 위치하고 있다. 각각의 n+형 반도체 영역(19)은 Y 방향에 있어서 인접하는 p형 베이스 영역(14) 사이에 설치되어 있다. 즉, n+형 반도체 영역(19)은 p형 베이스 영역(14)의 적어도 일부와, Y 방향에 있어서 겹쳐 있다.
n+형 반도체 영역(19)의 하단부의 Z 방향에 있어서의 위치는, 게이트 절연층(30)의 Z 방향에 있어서의 위치와, p형 베이스 영역(14)의 하단부의 Z 방향에 있어서의 위치 사이에 있다. n+형 반도체 영역(19)의 하단부의 Z 방향에 있어서의 위치는, 예를 들어 p형 반도체 영역(13)과 n+형 반도체 영역(19)의 pn 접합면의 Z 방향에 있어서의 위치와 동등하다. p형 베이스 영역(14)의 하단부의 Z 방향에 있어서의 위치는, 예를 들어 n-형 반도체층(10)과 p형 베이스 영역(14)의 pn 접합면의 Z 방향에 있어서의 위치와 동등하다.
반도체 장치(2)에 있어서, n+형 소스 영역(15)과 n+형 반도체 영역(19)은 모두 X 방향으로 연장되어 있다. 이로 인해, 드레인 전극(40)으로 소스 전극(41)에 대하여 플러스 전압이 인가되고, 게이트 전극(31)으로 임계값 이상의 전압이 인가된 경우, n+형 소스 영역(15)과 n+형 반도체 영역(19) 사이에, X 방향으로 퍼지는 채널이 형성된다. 전자는 n+형 소스 영역(15)으로부터 n-형 반도체 영역(11) 위 및 p형 반도체 영역(13) 위의 n+형 반도체 영역(19)으로, 이 채널로 흐르고, n-형 반도체 영역(11)을 통해서 드레인 전극(40)으로 흐른다.
한편, 반도체 장치(1)에서는, p형 반도체 영역(13) 위에 n형의 반도체 영역이 설치되어 있지 않다. 이로 인해, n+형 소스 영역(15)과 n-형 반도체 영역(11) 사이에는, X 방향에 있어서 서로 분리된 복수의 채널이 형성된다.
따라서, 반도체 장치(2)에 의하면, 반도체 장치(1)에 비해, X 방향에 있어서의 채널의 길이를 넓게 할 수 있어, 반도체 장치의 온 저항을 보다 한층 저감시키는 것이 가능하게 된다.
본 실시 형태에 있어서도, p형 반도체 영역(13)은 완전히 공핍화되지는 않는다. 이로 인해, 본 실시 형태에 따르면, p형 반도체 영역(13) 위에 n+형 반도체 영역(19)을 설치한 경우에도, p형 반도체 영역(13)과 n+형 반도체 영역(19)의 pn 접합면에 있어서의 전계 강도가 저감되어, 반도체 장치의 파괴가 발생될 가능성이 저감된다.
(제3 실시 형태)
제3 실시 형태에 따른 반도체 장치(3)에 대해서, 도 22 내지 도 24를 사용해서 설명한다.
도 22는 제3 실시 형태에 따른 반도체 장치(3)의 일부를 나타내는 사시 단면도이다.
도 23은 제3 실시 형태에 따른 반도체 장치(3)의 다른 일부를 나타내는 사시 단면도이다.
도 24는 도 23의 A-A'선을 포함하는 X-Y면을 따른 단면도이다.
도 23에서, 게이트 절연층(30), 게이트 전극(31), 절연층(32) 및 소스 전극(41)은 생략되어 있다.
반도체 장치(3)는, 예를 들어 p+형 반도체 영역(20)을 더 갖는 점에서 반도체 장치(1)와 다르다. 반도체 장치(3)에 있어서의 p+형 반도체 영역(20) 이외의 구조에 대해서는, 반도체 장치(1)와 마찬가지 구조를 채용할 수 있다.
도 23에 도시한 바와 같이, p+형 반도체 영역(20)은 Z 방향에 있어서, p형 베이스 영역(14)의 일부와, n-형 반도체 영역(11)의 일부 사이에 설치되어 있다. p+형 반도체 영역(20)은, X 방향에 있어서, n-형 반도체 영역(11)의 일부와, n-형 반도체 영역(11)의 다른 일부 사이에 설치되어 있다.
p+형 반도체 영역(20)의 p형 불순물 농도는, 예를 들어 p+형 콘택트 영역(16)의 p형 불순물 농도와 동등하다. 단, p+형 반도체 영역(20)의 p형 불순물 농도는, p형 베이스 영역(14)의 p형 불순물 농도보다 높은 범위에서, p+형 콘택트 영역(16)의 p형 불순물 농도보다 낮아도 되고, 이것보다 높아도 된다.
도 24에 도시한 바와 같이, p+형 반도체 영역(20)은, X 방향 및 Y 방향에 있어서 복수 설치되어 있다. p+형 반도체 영역(20)의 적어도 일부는, X 방향에 있어서, p형 반도체 영역(13)의 일부끼리의 사이에 설치되어 있다. 즉, p+형 반도체 영역(20)의 적어도 일부는, X 방향에 있어서, p형 반도체 영역(13)의 일부와 겹쳐 있다. p+형 반도체 영역(20)은 p형 반도체 영역(13)과 분리해서 설치되어 있어도 되고, p형 반도체 영역(13)과 일체로 설치되어 있어도 된다.
p+형 반도체 영역(20)의 적어도 일부의 X 방향에 있어서의 위치는, p+형 콘택트 영역(16)의 적어도 일부의 X 방향에 있어서의 위치와 동일하다. 그리고, p+형 반도체 영역(20)의 적어도 일부의 Y 방향에 있어서의 위치도, p+형 콘택트 영역(16)의 적어도 일부의 Y 방향에 있어서의 위치와 동일하다. 즉, p+형 반도체 영역(20)의 적어도 일부는, p+형 콘택트 영역(16)의 적어도 일부의 바로 아래에 설치되어 있다.
p+형 콘택트 영역(16)의 일부는, 예를 들어 Z 방향에 있어서, n+형 소스 영역(15)의 적어도 일부와, p+형 반도체 영역(20)의 적어도 일부 사이에 설치되어 있다. p+형 콘택트 영역(16)과 p+형 반도체 영역(20)은, 일체로 설치되어 있어도 된다. 즉, p형 베이스 영역(14)의 표면으로부터, p형 베이스 영역(14)을 관통하여 n-형 반도체 영역(11)에까지 달하는 1개의 p+형 반도체 영역이 설치되어 있어도 된다.
p+형 반도체 영역(20)을 설치함으로써, 반도체 장치가 애벌란시 상태인 경우에, 다른 반도체 영역에 비해 p+형 반도체 영역(20)에 있어서 보다 많은 전리를 발생시킬 수 있다. p+형 반도체 영역(20)은 p형 베이스 영역(14) 아래에 설치되어 있기 때문에, p+형 반도체 영역(20)에 있어서 발생한 정공은 p형 베이스 영역(14)을 통해서, p+형 콘택트 영역(16)으로부터 소스 전극(41)으로 배출된다.
따라서, 본 실시 형태에 따르면, 제1 실시 형태에 비해, 게이트 절연층(30)의 근방을 통과하는 정공의 양을 보다 한층 저감시키는 것이 가능하게 된다.
p+형 반도체 영역(20)이 설치되고, 또한 p+형 콘택트 영역(16)의 일부가, Z 방향에 있어서, n+형 소스 영역(15)의 적어도 일부와 p+형 반도체 영역(20)의 적어도 일부 사이에 설치됨으로써, 기생 바이폴라 트랜지스터가 래치 업할 가능성을 보다 한층 저감시키는 것이 가능하게 된다. 이와 같은 구성을 채용함으로써, p형 베이스 영역(14) 중 n+형 소스 영역(15) 근방의 부분에 있어서 발생하는 전압 강하를 작게 할 수 있기 때문이다.
이상에 설명한 각 실시 형태에 있어서의, 각 반도체 영역 사이의 불순물 농도의 상대적인 고저에 대해서는, 예를 들어 SCM(주사형 정전 용량 현미경)을 사용해서 확인하는 것이 가능하다. 각 반도체 영역에서의 캐리어 농도는, 각 반도체 영역에서 활성화되어 있는 불순물 농도와 같은 것이라 간주할 수 있다. 따라서, 상술한 각 실시 형태의 설명에 있어서의 불순물 농도는, 캐리어 농도로 치환해도 된다. 각 반도체 영역 사이의 캐리어 농도의 상대적인 고저에 대해서도, SCM을 사용해서 확인할 수 있다.
또한, 각 반도체 영역에서의 불순물 농도에 대해서는, 예를 들어 SIMS(2차 이온 질량 분석법)를 사용하여 측정할 수 있다.
이상, 본 발명의 몇 가지 실시 형태를 예시했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경 등을 행할 수 있다. 이들 실시 형태나 그 변형예는, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다. 또한, 전술의 각 실시 형태는, 서로 조합해서 실시할 수 있다.

Claims (12)

  1. 제1 도전형의 복수의 제1 반도체 영역-각각의 상기 제1 반도체 영역은 제1 방향으로 연장되고, 상기 복수의 제1 반도체 영역은 상기 제1 방향과 직교하는 제2 방향으로 배열됨-;
    제2 도전형의 복수의 제2 반도체 영역-각각의 상기 제2 반도체 영역은 제1 방향으로 연장되고, 상기 복수의 제1 반도체 영역과 상기 복수의 제2 반도체 영역은 상기 제2 방향에 있어서 교대로 설치됨-;
    상기 제2 반도체 영역 위에 설치된 제2 도전형의 제3 반도체 영역-상기 제3 반도체 영역의 제2 도전형의 불순물 농도는, 상기 제2 반도체 영역의 제2 도전형의 불순물 농도보다 높음-;
    상기 제1 반도체 영역 위에 설치된 제2 도전형의 제4 반도체 영역;
    상기 제4 반도체 영역 위에 선택적으로 설치된 제1 도전형의 제5 반도체 영역; 및
    상기 제4 반도체 영역 위에 게이트 절연층을 개재시켜서 설치된 게이트 전극-상기 게이트 전극은 제3 방향으로 연장되어 있고, 상기 제3 방향은, 상기 제1 방향 및 상기 제2 방향을 포함하는 면에 평행하고 상기 제1 방향과 교차함-;
    을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 제4 반도체 영역 및 상기 제5 반도체 영역은, 상기 복수의 제1 반도체 영역 위 및 상기 제3 반도체 영역 위에 설치되고,
    상기 제4 반도체 영역 및 상기 제5 반도체 영역은, 상기 제3 방향으로 연장되는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 반도체 영역 위 및 상기 제3 반도체 영역 위에 설치된 제1 도전형의 제6 반도체 영역을 더 구비하고,
    상기 제6 반도체 영역의 제1 도전형의 불순물 농도는, 상기 제1 반도체 영역의 제1 도전형의 불순물 농도보다 높고,
    상기 제6 반도체 영역의 적어도 일부는, 상기 제3 방향에 직교하는 제4 방향에 있어서, 상기 제4 반도체 영역을 개재하여 상기 제5 반도체 영역의 적어도 일부와 겹치는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 방향 및 상기 제2 방향에 직교하는 제5 방향에 있어서, 상기 제1 반도체 영역의 일부와 상기 제4 반도체 영역의 일부 사이에 설치된 제2 도전형의 제7 반도체 영역을 더 구비한 반도체 장치.
  5. 제4항에 있어서,
    상기 제7 반도체 영역의 적어도 일부는, 상기 제3 반도체 영역의 일부와, 상기 제2 방향에 있어서 겹치는 반도체 장치.
  6. 제1항에 있어서,
    상기 제4 반도체 영역 위에 선택적으로 설치된 제2 도전형의 제8 반도체 영역을 더 구비하고,
    상기 제5 반도체 영역은, 복수 설치되고,
    상기 복수의 제5 반도체 영역은 상기 제4 방향으로 배열되고,
    상기 제8 반도체 영역의 적어도 일부는, 상기 제5 반도체 영역의 적어도 일부끼리의 사이에 설치된 반도체 장치.
  7. 제1항에 있어서,
    상기 제3 방향은 상기 제2 방향과 동일한 반도체 장치.
  8. 제1항에 있어서,
    상기 제3 반도체 영역의, 상기 제1 방향 및 상기 제2 방향에 직교하는 제5 방향에 있어서의 두께 Tp,
    전기 소량 q,
    상기 제3 반도체 영역에서의 제2 도전형의 불순물 농도 Np,
    상기 제3 반도체 영역에 포함되는 반도체 재료의 유전율 ε 및
    상기 제3 반도체 영역에서의 임계 전계 Ec는
    Figure pat00002

    를 만족하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제3 반도체 영역의 제2 도전형의 불순물 농도는, 상기 제4 반도체 영역의 제2 도전형의 불순물 농도보다 낮은 반도체 장치.
  10. 제1항에 있어서,
    상기 제5 반도체 영역의 제1 도전형의 불순물 농도는, 상기 제3 반도체 영역의 제2 도전형의 불순물 농도보다 높고, 상기 제4 반도체 영역의 제2 도전형의 불순물 농도보다 높은 반도체 장치.
  11. 제1항에 있어서,
    상기 제3 반도체 영역은 복수 설치되고,
    각각의 상기 제3 반도체 영역은, 인접하는 상기 제1 반도체 영역 사이에 설치된 반도체 장치.
  12. 제1 도전형의 복수의 제1 반도체 영역-각각의 상기 제1 반도체 영역은 제1 방향으로 연장되고, 상기 복수의 제1 반도체 영역은 상기 제1 방향과 직교하는 제2 방향으로 배열됨-;
    제2 도전형의 복수의 제2 반도체 영역-각각의 상기 제2 반도체 영역은 제1 방향으로 연장되고, 상기 복수의 제1 반도체 영역과 상기 복수의 제2 반도체 영역은 상기 제2 방향에 있어서 교대로 설치됨-;
    제2 도전형의 복수의 제3 반도체 영역-각각의 상기 제3 반도체 영역은 각각의 상기 제2 반도체 영역 위에 설치되고, 각각의 상기 제3 반도체 영역의 제2 도전형의 불순물 농도는, 각각의 상기 제2 반도체 영역의 제2 도전형의 불순물 농도보다 높음-;
    상기 복수의 제1 반도체 영역 위 및 상기 복수의 제3 반도체 영역 위에 설치된 제2 도전형의 제4 반도체 영역-상기 제4 반도체 영역은 상기 제2 방향으로 연장되어 있음-;
    상기 제4 반도체 영역 위에 선택적으로 설치된 제1 도전형의 제5 반도체 영역-상기 제5 반도체 영역은 상기 제2 방향으로 연장되어 있음-; 및
    상기 제4 반도체 영역 위에 게이트 절연층을 개재시켜서 설치된 게이트 전극-상기 게이트 전극은 제2 방향으로 연장되어 있음-;
    을 구비한 반도체 장치.
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