CN113424327A - 用于单极电荷平衡半导体功率器件的系统和方法 - Google Patents

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戴维·阿兰·利林菲尔德
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Abstract

一种电荷平衡(CB)场效应晶体管(FET)器件可以包括CB层，所述CB层限定在具有第一导电类型的第一外延(epi)层中。所述CB层可以包括具有第二导电类型的一组CB区。所述CB FET器件可以进一步包括器件层，所述器件层限定在布置于所述CB层上的具有所述第一导电类型的器件epi层中。所述器件层可以包括具有所述第二导电类型的高浓度掺杂区。所述CB FET器件还可以包括具有所述第二导电类型的CB总线区，所述CB总线区在所述CB层的所述一组CB区中的某个CB区与所述器件层的高浓度掺杂区之间延伸并且将所述CB层的所述一组CB区中的某个CB区电耦接到所述器件层的高浓度掺杂区。

Description

用于单极电荷平衡半导体功率器件的系统和方法
背景技术
本文所公开的主题涉及半导体功率器件，并且更具体地涉及单极电荷平衡(CB)半导体功率器件。
对于半导体功率器件，电荷平衡设计提供若干优势。例如，CB FET器件表现出了相较于传统单极器件设计更高的电压阻断和减小的电阻。然而，使用悬浮CB区的CB FET器件的切换速度取决于半导体材料中的载流子的重组生成速率。对于一些半导体材料(如宽带隙材料)，重组生成速率可能相对较低并且可能导致相对较低的切换速度。为了提高这种CBFET器件的重组生成速率和切换速度，可以在半导体材料中引入点缺陷。然而，点缺陷可能增加器件的泄露电流。
发明内容
在一个实施例中，一种电荷平衡(CB)场效应晶体管(FET)器件包括CB层，该CB层限定在具有第一导电类型的第一外延(epi)层内。该CB层包括具有第二导电类型的多个CB区。进一步地，该CB FET器件包括器件层，该器件层限定在布置于电荷平衡层上的具有第一导电类型的器件epi层中。该器件层包括具有第二导电类型的高浓度掺杂区。进一步地，该CBFET器件包括具有第二导电类型的CB总线区，该CB总线区在CB层的多个电荷平衡区中的CB区与器件层的高浓度掺杂区之间延伸并且将CB层的多个电荷平衡区中的CB区电耦接到器件层的高浓度掺杂区。
在另一个实施例中，一种制造CB FET器件的方法包括在底层上形成具有第一导电类型的第一epi层。该底层可以由宽带隙材料形成。该方法进一步包括将具有第二导电类型的第一多个CB区植入到第一epi层中以产生CB层。进一步地，该方法包括在CB层上形成具有第一导电类型的器件epi层。该方法还可以包括在器件epi层中形成具有第二导电类型的高浓度掺杂区以产生器件层。该方法还包括植入具有第二导电类型的CB总线区，该CB总线区在CB层的多个CB区中的某个CB区与器件层的高浓度掺杂区之间延伸并且将CB层的多个CB区中的某个CB区电耦接到器件层的高浓度掺杂区。
在另一个实施例中，一种CB FET器件包括CB层，该CB层限定在具有第一导电类型的第一epi层内并且布置在具有第一导电类型的宽带隙衬底层上。该CB层包括具有第二导电类型的多个CB区。该CB FET器件进一步包括器件层，该器件层限定在布置于CB平衡层上的具有第一导电类型的器件epi层中。该器件层包括布置在器件epi层的上表面处的具有第二导电类型的高浓度掺杂区。第一触点直接布置在高浓度掺杂区上。该器件层还包括具有第一导电类型的源极区，该源极区布置在器件epi层的上表面处并且靠近高浓度掺杂区。源极触点直接布置在源极区的至少一部分上方。进一步地，该CB FET器件包括具有第二导电类型的CB总线区，该CB总线区在CB层的多个电荷平衡区中的某个CB区与器件层的高浓度掺杂区之间延伸并且将CB层的多个电荷平衡区中的某个CB区电耦接到器件层的高浓度掺杂区。
附图说明
当参照附图阅读以下具体实施方式时，将更好地理解本发明的这些和其他特征、方面和优点，贯穿附图，相同的标记表示相同的部分，在附图中：
图1是根据实施例的半导体器件的横截面视图，该半导体器件包括多个电荷平衡(CB)层，每个电荷平衡层具有一组CB区，其中，CB总线将CB区的至少一部分电耦接到半导体器件的器件层中具有相同导电类型的区；
图2是根据实施例的包括CB总线的垂直沟道结型场效应晶体管(JFET)器件的横截面视图；
图3A是根据实施例的包括CB总线的水平沟道JFET器件的第一实施例的横截面视图；
图3B是根据实施例的包括CB总线的水平沟道JFET器件的第二实施例的横截面视图；
图4是根据实施例的包括CB总线的垂直沟道金属半导体场效应晶体管(MESFET)器件的横截面视图；
图5是根据实施例的用于制造CB场效应晶体管(FET)器件的过程的流程图；以及
图6是根据实施例的用于制造CB FET器件的另一过程的流程图。
具体实施方式
下面将描述一个或多个具体实施例。为了提供对这些实施例的简明描述，说明书中可能未描述实际实施方式的所有特征。应了解的是，在任何这种实际实施方式的开发中，如在任何工程或设计项目中，必须作出大量专门针对实施方式的决策以实现开发者的特定目标，如符合系统相关的和商业相关的约束条件，这些目标可以因实施方式而变化。此外，应了解的是，这种开发努力可能复杂且耗时，但是这对受益于本公开内容的普通技术人员而言仍是设计、生产和制造上的例行工作。
在介绍本公开内容的各个实施例的要素时，冠词“一个(a)”、“一种(an)”、“该(the)”和“所述(said)”旨在意指存在这些要素中的一个或多个。术语“包括(comprising)”、“包含(including)”和“具有(having)”旨在是包括性的并且意指可以存在除所列举要素之外的附加要素。此外，以下讨论中的任何数值实例旨在是非限制性的，并且因此其它数值、范围和百分数在所公开实施例的范围内。
如本文所使用的，术语“层”是指以连续或不连续方式布置在底表面的至少一部分上的材料。进一步地，术语“层”不一定意指所布置材料的均匀厚度，并且所布置材料可以具有均匀或可变的厚度。此外，如本文所使用的术语“层(a layer)”是指单个层或多个层，除非上下文清楚地表示其它情况。进一步地，如本文所使用的，术语“布置在……上”是指层以彼此接触的方式直接布置或通过居于其间的中间层间接布置，除非另外明确指示其它情况。相应地，如本文所使用的术语“直接布置在……上”意指两个层直接彼此接触，而其间没有中间层。如本文所使用的术语“相邻”意指两个层和/或两个特征(例如，植入区)邻近地布置并且彼此直接接触。
在本公开内容中，当某个层/区被描述为在另一层或衬底“上”时，应理解为层/区可以彼此直接接触或在层之间和区之间具有一个(或多个)层或特征。进一步地，术语“在……上”描述层/区彼此间的相对位置并且不一定意指“在……顶部”，因为相对位置“上方”或“下方”取决于器件相对于观看者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上部”和这些术语的变型是为了方便，并且除非另外规定否则不要求部件的任何特定的取向。考虑到这一点，如本文所使用的，术语“直接在……上方”和“直接在……下方”描述了多个层/区在其间没有中间层的情况下彼此直接接触的相对位置。进一步地，如本文所使用的，术语“下部”、“中部”或“底部”是指相对较接近衬底层的特征(例如，外延层)，而术语“顶部”或“上部”是指离衬底层相对较远的特定特征(例如，外延层)。
本实施例涉及单极半导体电荷平衡(CB)器件的设计和制造方法。所公开的设计和方法有益于制造：如垂直沟道结型场效应晶体管(JFET)、水平沟道JFET、垂直沟道金属半导体场效应晶体管(MESFET)等CB场效应晶体管(FET)器件以及可能对中等电压(例如，2千伏(kV)-10kV)和高电压(例如，大于或等于10kV或10kV-20kV)功率转换相关应用场合有用的其他器件。进一步地，所公开的设计和方法有益于制造：如碳化硅(SiC)器件、氮化镓器件、金刚石器件、氮化铝器件、氮化硼器件等宽带隙CB FET器件以及使用一种或多种宽带隙半导体材料制造的其他CB FET器件。
如下文所讨论的，所公开的CB FET器件包括使用重复外延生长和掺杂剂植入步骤实施的多层漂移区。如本文所使用的，术语“多层”以及对特定数量的层(例如，“两层”、“三层”、“四层”)的引用是指CB FET器件的外延(epi)层的数量。所公开的多层漂移区设计包括具有第一导电类型的电荷平衡(CB)层(例如，n型CB层)。进一步地，这些CB层中的每一个包括具有第二导电类型的一组电荷平衡(CB)区，这些CB区是离散的、埋入式的、植入的区，它们重新限定了CB FET器件的有源区域的电场的形状。这些CB区在本文中被描述为“埋入式的”，因为这些CB区布置在CB FET器件的下epi层内(例如，位于布置在上/器件epi层与衬底层之间的CB层内)。对于所公开的CB FET器件实施例，如下文所讨论的，这些CB层设计实现了低传导损耗和高阻断电压同时还维持了相对较简单的制作工艺。
进一步地，如下文所讨论的，所公开的CB FET器件包括具有与CB区相同导电类型的CB总线(例如，CB总线区)，并且CB总线通常提供一个或多个CB层的的一个或多个CB区与具有相同导电类型(相对于CB区)的高浓度掺杂区(例如，栅极区或阻断结的一部分)之间的电连接(例如，垂直连接)，该高浓度掺杂区布置在器件的器件epi层(例如，离衬底层相对较远)内。这样，当CB FET器件从截止状态过渡到导通状态时，载流子能够经由CB总线直接从高浓度掺杂区流到CB区。相反地，在从导通状态到截止状态的过渡期间，载流子能够经由CB总线直接从CB区流到高浓度掺杂区。因此，所公开CB FET器件的切换性能载流子的重组生成速率无关，从而使切换速度增加且切换和动态导通电阻损耗减少。进一步地，由CB FET器件产生的高阻断电压得以维持或提高。
图1是如电荷平衡(CB)场效应晶体管(FET)器件10等半导体器件8的实施例的横截面视图，该半导体器件具有漂移区12，该漂移区包括布置在多个电荷平衡(CB)层16上的器件层14。可以了解的是，为了更加清晰地图示CB FET器件10以及下文所讨论的其他器件的某些部件，某些公知的设计要素(例如，顶部金属层、钝化层、边缘端子等)可以省略。
如下文所讨论的，CB FET器件10的漂移区12包括多个具有第一导电类型的外延(epi)层18(例如，n型epi层18)，这些外延层形成CB FET器件10的器件层14和CB层16。附加地，在某些实施例中，epi层18各自具有可以相同或不同的掺杂剂浓度。虽然所展示的实施例包括三个epi层18(例如，18A、18B和18Z)，但CB FET器件10可以包括任何合适数量的epi层18(例如，2个、4个、5个、6个或更多个)，以得到具有特定期望额定电压的CB FET器件10。在一些实施例中，epi层18通常由一种或多种宽带隙半导体材料形成，如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。epi层18可以使用外延过度生长的重复循环来制作。如所展示的，第一epi层18A布置在衬底层20上方并与其相邻，第二epi层18B布置在第一epi层18A上方并与其相邻，并且第三epi层18Z(例如，器件epi层)布置在第二epi层18B上方并与其相邻。在其他实施例中，CB FET器件10可以包括介于第一epi层18A与第二epi层18B之间和/或介于第二epi层18B与器件epi层18Z之间的附加epi层18(例如，18C、18D等)。
为了减小导通状态电阻(Rds(on))和由此产生的导通状态传导损耗，CB FET器件10包括分别植入到epi层18A和18B中的两个CB层16A和16B，这些CB层各自包括相应的一组CB区22(例如，分别为22A和22B)。附加地，CB FET器件10包括电荷平衡(CB)总线24，该CB总线电耦接到CB区22的至少一部分。在CB层16内，CB区22是相对于epi层18的其余部分26相反地掺杂的。换言之，对于具有n型CB层16(例如，n型SiC外延层18)的CB FET器件10，CB区22为p型，并且对于具有p型epi层18的CB FET器件10，CB区22为n型。进一步地，在某些实施例中，CB层16A的该组CB区22A中的掺杂剂浓度可以与CB层16B的该组CB区22B中的掺杂剂浓度相同或不同。此外，epi层18A和18B的CB区22和其余部分26通常各自被设计成在反向偏置下基本上耗尽并且通常从已电离的掺杂剂中提供类似量(例如，基本上相等的量)的有效电荷(例如，每cm2，相对于器件有源区域归一化)。所展示的电荷平衡结构允许CB FET器件10获得高击穿电压和低导通状态电阻，因为p型半导体部分和n型半导体部分在标称阻断条件下都完全耗尽。
如所展示的，CB FET器件10的CB区22被epi层18A和18B隔开(例如，未穿过这些epi层垂直地连接)，并且没有延伸穿过这些epi层的整个厚度。具体地，epi层18A、18B和18Z的厚度分别为28A、28B和28Z，在某些实施例中厚度可以相同或不同。在一些实施例中，epi层18A、18B和18Z的厚度28A、28B和28Z分别可以各自在10μm与12μm之间。附加地，所展示的CBFET器件10的CB层16A和16B中的CB区22A和22B分别具有特定的厚度30A和30B。应了解的是，在一些实施例中，CB区22A和22B的相应厚度30A和30B可以相同或不同。如所展示的，第二CB层16B中的该组CB区22B的厚度30B小于epi层18B的厚度28B，并且因此，第一组CB区22A和第二组CB区22B不穿过epi层18B垂直地连接(例如，不穿过该epi层的整个相应厚度28B延伸)。
附加地，关于尺寸，CB区22中的每一个可以被描述为具有特定的宽度32和特定的间距34。在某些实施例中，CB区22的尺寸(例如，厚度30、宽度32和/或间距34)在不同的CB层16中可以不同。在不同的实施例中，CB区22可以具有不用的横截面形状(例如，由植入掩模和/或植入能量/剂量限定)。对于一些实施例，CB区22的形状沿Y轴可以基本上不变。
进一步地，应了解的是，针对不同的实施例，epi层18的掺杂、CB区22的掺杂、epi层18的厚度28、CB区22的厚度30、CB区22的宽度32以及CB区22之间的间距34可以变化以实现CB FET器件10的期望电气性能(例如，期望的阻断电压)。例如，在一些实施例中，可以选择某些器件参数(例如，epi层18的厚度28和掺杂)以提供CB FET器件10的介于大约1千伏(kV)与10kV之间、1kV与5kV之间或者任何其他合适的范围的阻断电压。
进一步地，在一些实施例中，所公开的CB区22和CB层17可以具有如在2015年6月26日提交的题为“ACTIVE AREA DESIGNS FOR SILICON CARBIDE SUPER-JUNCTION POWERDEVICES(碳化硅超级结功率器件的有源区域设计)”的美国专利号9,735,237中针对悬浮电荷平衡区所描述的一个或多个性质(例如，掺杂、宽度32、深度、间距34等)，该美国专利的公开内容出于所有目的通过引用以其全文并入本文。例如，在一些实施例中，epi层18A和18B中的每一个的厚度28A和28B介于5μm与20μm之间。CB区22的厚度30A和30B在0.5μm到1.0μm的范围内，CB区22的宽度32介于0.1μm与2μm之间，并且CB区22之间的间距34介于1μm与6μm之间。对于这种实施例，CB区22的掺杂剂浓度可以介于2×1016每立方厘米(cm-3)与1×1018cm-3之间。更具体地，在一些实施例中，由于CB区22可以植入用可变的掺杂剂浓度分布而被植入，因此CB区22可以被描述为具有大约2×1013(例如，+/-20％和/或+/-50％)每立方厘米(cm-2)的整体注射量(例如，剂量)。整体注射量可以部分地基于CB区22植入在的深度和/或用于植入CB区22的植入加速度能量确定和/或调整。在这种实施例中，epi层18的epi掺杂可以大于或等于5x1015cm-3，这可以得到具有以下各特征的器件：特定的导通电阻(例如，小于7兆欧姆每平方厘米(mOhm/cm2))和特定的击穿电压(例如，大于3kV，大于4.5kV)。在一些实施例中，该组CB区22A的掺杂浓度除以CB区22A的相应厚度(例如，30A或30B)可以大于或等于5x1012cm-2并且小于或等于大约1×1014cm-2。相应地，在这种实施例中，该组CB区22A和/或该组CB区22B的掺杂浓度可以介于5x1016cm-3与2x1018cm-3之间。此外，在一些实施例中，例如，CB FET器件10可以包括更少的或更多的CB层12(例如，一个CB层16、三个CB层16、四个CB层16等等)以获得期望的额定电压。
如上文所提到的，CB FET器件10还包括用于降低切换损耗并增加切换速度的CB总线24。CB总线24具有与CB区22相同的导电类型，该导电类型与epi层18的其余部分26的导电类型相反。因此，对于具有n型epi层18的CB FET器件10，CB总线24和CB区22为p型，并且对于具有p型epi层18的CB FET器件10，CB总线24和CB区22为n型。进一步地，CB总线24的掺杂浓度可以与CB层16A的该组CB区22A和/或CB层16B的该组CB区22B相同或不同。此外，如所展示的，CB总线24与器件层14的高浓度掺杂区36接触并电耦接到该高浓度掺杂区，该高浓度掺杂区具有与CB总线24和CB区22相同的导电类型。更具体地，CB总线24电耦接到器件层14中的高浓度掺杂区36，该高浓度掺杂区可以是栅极区、阻断结的一部分，如高浓度掺杂区、屏蔽区和/或类似物。如本文所使用的，术语“高浓度掺杂的”是指大约1x1019cm-3或更大的掺杂浓度。进一步地，CB总线24可以植入到一个或多个epi层18中。具体地，所公开的CB总线24可以将布置在器件层14中的高浓度掺杂区36连接(例如，电耦接)到CB区22的至少一部分。具体地，所公开的CB总线24可以从一个或多个高浓度掺杂区36(例如，从接近器件层14的顶部表面38的一个或多个特征)垂直地(例如，沿Y轴)延伸到CB区22的至少一部分。
在一些实施例中，CB总线24的深度40(例如，沿Y轴的垂直尺寸、厚度)可以到达最深的CB区22(例如，最接近衬底层20并距器件层14最远的CB区22)。进一步地，CB总线24的深度40可以使得CB总线24延伸到并接触最深的CB区22(例如，与该最深的CB区相邻布置)、延伸穿过最深的CB区22的厚度30的一部分(例如，与之重叠)、或延伸穿过最深的CB区22的整个厚度30(例如，与之重叠)。
具体地，在所展示的实施例中，CB总线24从高浓度掺杂区36延伸(例如，与该高浓度掺杂区相邻布置并接触)穿过器件epi层18Z(例如，穿过器件epi层18Z的厚度28Z)、穿过第二epi层18B(例如，穿过第二epi层18B的厚度28B)、并且穿过第一epi层18A的厚度28A的一部分(例如，穿过第一CB层16A中的该组CB区22A的厚度30A的一部分)。因此，CB总线24可以将高浓度掺杂区36电耦接到一个或多个相应CB层16中的一个或多个CB区22(例如，在Y轴上垂直地隔开的CB区)。此外，CB总线24可以将相同的CB层16(例如，在Z轴上水平地隔开的CB层)和/或不同的CB层16(例如，在Y轴上垂直地隔开的CB层)内的CB区22彼此电耦接。然而，应了解的是，在其他实施例中，深度40可以使得CB总线24仅延伸穿过器件epi层18Z的厚度28Z和epi层18B的厚度28B的至少一部分(例如，CB总线24不接触底部CB层16A中的该组CB区22A)，或使得CB总线24延伸穿过底部CB层16A中的该组CB区22A的整个厚度30A。
CB总线24还包括宽度42。如所展示的，CB区22的某个子集限定(例如，沿Z轴)在CB总线24的宽度42内。然而，应了解的是，在其他实施例中，更多的或更少的CB区22可以布置在CB总线24内或部分地接触该CB总线(例如，仅部分地布置在该CB总线内)。此外，CB总线24可以布置在沿Z轴的任何合适的位置。进一步地，可以选择CB总线24的深度40、宽度42和掺杂剂浓度以维持具有CB区22的CB层16(例如，下epi层18A和18B)内的电荷平衡以及实现CBFET器件10的期望电气性能(例如，期望的阻断电压)。
虽然所展示的实施例包括单个CB总线24，但在其他实施例中，CB FET器件10可以包括沿Z轴和/或X轴的一个或多个附加的CB总线24。即，例如，CB FET器件10可以包括呈连续垂直柱或连续垂直块形式的任何合适数量的CB总线24，这些CB总线各自植入到epi层18A-Z的一个或多个部分中。应注意的是，在这种实施例中，每个附加的CB总线24具有与所展示的CB总线24相同的导电类型并且接触相同或不同的高浓度掺杂区36。因此，在一些实施例中，至少一个CB总线24可以延伸穿过epi层18的厚度28的至少一部分以接触CB区22中的每一个并将该CB区中的每一个电耦接到至少一个高浓度掺杂区36。此外，在不同的实施例中，CB总线24中的每一个的尺寸(例如，宽度42、深度40)可以彼此相同或不同。
进一步地，如图2至图4(其各自提供垂直于图1的横截面视图的横截面视图)中的每一个所展示的，CB总线24还包括长度50。通常，较窄的(例如，更小长度的)CB总线24有助于CB FET器件10实现更高的切换速度，而对器件阻断电压没有显著影响。然而，可以选择长度50以维持CB层16内的电荷平衡，以及实现CB FET器件10的期望电气性能(例如，期望的阻断电压)。如图2至图4中的每一个进一步展示的，CB区22包括长度52。如所展示的，CB总线24的长度50的至少一部分可以限定在CB区22的长度52内或与之重叠(例如，沿X轴)。此外，CB总线24的长度50和CB区22的长度52可以各自沿X轴的任何合适的部分限定。
CB总线24可以通过以下方式制作：使用高能离子植入将掺杂剂(例如，硼、铝、氮、磷)引入到CB FET器件10的epi层18中。单个CB总线24可以包括单个植入区或多个重叠植入区。在一些实施例中，可以以介于大约500keV与大约60MeV之间的植入加速度能量植入掺杂剂，以达到期望的深度40μm，如20μm。附加地，在某些实施例中，CB总线24可以使用高能量离子植入以及合适的高能掩蔽材料(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、如铂、钼或金等高Z金属)形成。具体地，在外延生长后，可以将高能植入掩模设置(例如，形成、生长、沉积)在器件epi层18Z的顶部表面54上。然后，高能量植入掩模可以掩蔽器件epi层18Z的顶部表面54的第一部分，并且可以选择性地暴露顶部表面54的第二部分。因此，CB总线24可以植入到器件epi层18Z的顶部表面54的经暴露的第二部分中。进一步地，在一些实施例中，CB总线24可以在epi生长步骤之间(例如，在CB区22在epi层18A中形成之前或之后并且在下一个epi层18B的epi生长之前植入)至少部分地被植入，以使得可以使用低能量植入可来获得合适的深度。附加地，在不同的实施例中，CB总线24可以在高浓度掺杂区36之前或之后形成。
举例来说，图2是CB FET器件10的一个实施例的垂直于图1的横截面视图的横截面视图，该CB FET器件包括将CB层16的CB区22电耦接到CB FET器件10的高浓度掺杂区36的CB总线24。更具体地，图2展示了垂直沟道JFET器件60的实施例。所展示的垂直沟道JFET器件60的器件层14包括具有第二导电类型的栅极区62(例如，p栅极区)。栅极触点64(例如，栅极电极和/或栅极端子)布置在栅极区62上。进一步地，器件epi层18Z垂直地突出或延伸(例如，沿Y轴)以形成上升台地特征66，该上升台地特征可以包括沟道区68，以及栅极区62的一些部分。附加地，如所展示的，源极区70在台地特征66内布置在沟道区68上方。源极区70具有第一导电类型(例如，n栅极区)，使得衬底层20和源极区70具有匹配的导电类型。源极触点72(例如，源极电极和/或源极端子)直接布置在源极区70上方。
在操作中，在零栅极偏置期间，栅极区62和源极区70可以具有零结电位。即，例如，栅极区62可以耗尽台地特征66内的沟道区68，使得沟道区68在该电位下不会形成(例如，打开)。更具体地，栅极区62可以将从源极区70到漏极触点76的电子流截断。然而，在导通状态操作期间，适当的栅极电压(例如，等于或高于垂直沟道JFET器件60的阈值电压(VTH))有助于在沟道区68中积累载流子，从而形成允许电流从漏极触点76(例如，漏极电极、漏极端子)流到源极触点72(例如，源极电极、源极端子)的导电路径。
现在转到图3A，展示了包括CB总线24的水平沟道JFET器件的第一实施例80A(例如，CB FET器件10)的横截面视图。所展示的水平沟道JFET器件80A的器件层14包括具有第二导电类型的第一栅极区62A(例如，p栅极区)，该第一栅极区布置在器件epi层18Z内。栅极触点64(例如，栅极电极和/或栅极端子)布置在第一栅极区62A的一部分上。进一步地，沟道区68直接布置在第一栅极区62A的另一部分上方，该另一部分与和栅极触点64接触的部分隔开。如所展示的，沟道区68具有第一导电类型。进一步地，源极区70直接布置在沟道区68上方，并具有第一导电类型。附加地，具有第二导电类型的第二栅极区62B直接布置在沟道区68上方，并且第二栅极区62B与源极区70隔开。源极触点72(例如，源极电极和/或源极端子)直接布置在源极区70和第二栅极区62B上方并且与该源极区和该第二栅极区均接触。在一些实施例中，源极触点72可以附加地接触沟道区68。由于源极触点72布置在第二栅极区62B上方，因此源极触点72也可以被称为附加栅极触点64。
图3B是包括CB总线24的水平沟道JFET器件的第二实施例80B(例如，CB FET器件10)的横截面视图。如上文参照水平沟道JFET器件的第一实施例80A所描述的，水平沟道JFET器件的第二实施例80B在器件层14中包括第一栅极区62A、第二栅极区62B、沟道区68和源极区70。附加地，水平沟道JFET器件的第二实施例80B包括栅极触点64和源极触点72。然而，这些特征的布局在水平沟道JFET器件的第一实施例80A与水平沟道JFET器件的第二实施例80B之间是不同的。为此，所展示的水平沟道JFET器件的第二实施例80B的器件层14包括布置在器件epi层18Z内的沟道区68。进一步地，具有第二导电类型的第一栅极区62A(例如，p栅极区)直接布置在沟道区68上方。栅极触点64(例如，栅极电极和/或栅极端子)布置在第一栅极区62A上。进一步地，器件层14包括布置在器件层14Z内的沟道区68下方的第二栅极区62B，而源极区70布置在沟道区68的上部。附加地，源极触点72(例如，源极电极和/或源极端子)直接布置在源极区70和第二栅极区62B上方。因此，源极触点72与第二栅极区62B、源极区70和沟道区68中的每一个直接接触。
虽然水平沟道JFET器件的第一实施例80A的布局随水平沟道JFET器件的第二实施例80B而变化，但两个器件的操作基本上是相似的。例如，在零栅极偏置时，每个器件(例如，80A和80B)的第一栅极区62A和第二栅极区62B通过零偏置p/n结耗尽结构来耗尽沟道区68，从而使沟道区68截断。即，例如，沟道区68可以具有零结电位，使得在没有施加栅极偏置的情况下电流不会流过沟道区68。然而，在导通状态操作期间，第一栅极区62A和第二栅极区62B中的每一个处的合适的栅极电压可以促进载流子在沟道区68中的积累和横向(例如，沿X轴)流动。此外，沟道区68中的载流子的流动形成了导电路径，该导电路径允许电流从漏极触点76流到源极触点72。进一步地，应了解的是，由于源极触点72与第二栅极区62B直接接触，因此第一栅极区62和第二栅极区62可以有不同的偏置，并且为了形成导通状态操作条件，在第一栅极区62与第二栅极区62之间的合适的相应栅极电压可以是不同的或相同的。
图4是垂直沟道金属半导体场效应晶体管(MESFET)器件90(例如，CB FET器件10)的实施例的横截面视图，该垂直沟道MESFET器件包括将CB层16的CB区22电耦接到阻断结92(例如，高浓度掺杂区36)的一部分的CB总线24。如所展示的，阻断结92可以是高浓度掺杂区36与器件epi层18Z之间(例如，具有第二导电类型的区与具有第一导电类型的区之间)的界面(例如，交汇处)。阻断结92在器件epi层18Z内布置在沟槽特征94的底部。在栅极金属98与高浓度掺杂区36之间形成欧姆触点96(例如，欧姆连接点)。更具体地，栅极金属98的侧壁和沟道区68的侧壁在布置在沟槽特征94之间的台地特征93内形成肖特基(Schottky)触点100(例如，肖特基势垒)。此外，源极区70直接布置在沟道区68上方。源极触点72直接布置在源极区70上方。
在所展示器件90的操作期间，在没有施加栅极偏置的情况下，栅极区62和源极区70具有零结电位。即，例如，栅极区62以及更具体地肖特基触点100通过零偏置p/n结耗尽结构来耗尽沟道区68，从而使沟道区68截断并阻断或阻止沟道区68中的电子流动。更具体地，肖特基触点100通常将截断从源极区70到漏极触点76的电子流动。然而，在导通状态操作期间，适当的栅极电压(例如，等于或高于垂直沟道JFET器件60的阈值电压(VTH))有助于在沟道区68中积累载流子，从而形成允许电流从漏极触点76(例如，漏极电极、漏极端子)流到源极触点72(例如，源极电极、源极端子)的导电路径。
进一步地，在图2至图4中所展示的CB FET器件10(例如，60、80A、80B和/或90)的实施例中的每一个中，CB总线24将CB区22的至少一部分电连接到高浓度掺杂区36(例如，栅极区62和/或阻断结92的一部分)，该高浓度掺杂区电耦接到端子(例如，栅极触点64、源极触点72、体触点等等)。为此，CB区22的该部分经由CB总线24电耦接到器件端子。因此，在操作期间，CB总线24通常降低切换损耗并且增加CB FET器件10的最大切换速度。具体地，在CBFET器件10从截止状态(例如，阻断状态)过渡到导通状态(例如，导电状态)期间，来自栅极区62和/或阻断结92的该部分的载流子可以经由CB总线24直接流到CB区22，并且类似地，在CB FET器件10从导通状态过渡到截止状态期间，来自CB区22的载流子可以经由CB总线24直接流到栅极区62和/或阻断结92的该部分。因此，在CB FET器件10从截止状态过渡到导通状态期间，导电路径可以更快地形成，并且在CB FET器件10从导通状态过渡到截止状态期间，导电路径可能会更快地被截断(例如，关闭)。
图5是根据本文所描述的实施例的用于制造具有CB总线24的CB FET器件10(如垂直沟道JFET器件60、水平沟道JFET器件80(例如，80A和/或80B)和/或垂直沟道MESFET器件90)的实施例的过程110的流程图。尽管过程110的以下描述是按特定顺序(其表示特定的实施例)描述的，但应注意的是，过程110可以按任何合适的顺序执行。进一步地，某些步骤可以重复或完全跳过，并且过程110中可以包括附加步骤。过程110的以下描述是参考图1至图4中所展示的CB FET器件10的实施例描述的。
所展示的过程110开始于在底层上形成epi层18(框112)。在一些实施例中，底层可以包括半导体衬底层18。如上文所描述的，衬底层18可以由硅、碳化硅(SiC)、氮化镓、金刚石、氮化铝和/或氮化硼制成。可替代地，epi层可以如下文更详细地描述的在另一个epi层18和/或CB层16上形成。
为了在底层上形成第一epi层18A，可以使用化学气相沉积(CVD)生长epi层18A。然而，在一些实施例中，epi层18A可以使用任何合适的技术在底层上生长。epi层18A可以由一种或多种宽带隙半导体材料形成，如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。进一步地，如上文所讨论的，epi层18A可以具有第一导电类型(例如，n型)和相对于CB FET器件10的其他区(例如，CB区22、栅极区62、源极区70和/或类似物)较低的掺杂剂浓度。
在底层上形成epi层18后，所展示的过程110继续进行到将CB层16A植入(框114)到epi层18A中。更具体地，将相对于epi层18A相反掺杂的一组CB区22A植入到epi层18A中以形成第一CB层16A。如上文所描述的，该组CB区22A中的每一个的掺杂浓度可以小于或等于1×1018cm-3和/或大于或等于2×1016cm-3。更具体地，在一些实施例中，由于该组CB区22A中的每一个可以通过可变的掺杂剂浓度分布被植入，因此CB区22可以被描述为具有大约2×1013cm-2(例如，+/-20％和/或+/-50％)的整体注射量(例如，剂量)。整体注射量可以部分地基于该组CB区22A植入的深度和/或用于植入该组CB区22A的植入加速度能量确定和/或调整。进一步地，该组CB区22A可以根据任何合适的手段(例如，高能量植入、低能量植入)而被植入。例如，在一些实施例中，在植入该组CB区22A之前，可在epi层18A的至少一部分上形成掩模。掩模可以由氧化硅、氮化硅、多晶硅、硅、金属层、抗蚀剂层或其合适的组合形成。此外，可以使用任何合适的手段来形成掩模。即，例如，掩模可以直接沉积、生长和/或涂覆在epi层18A的该部分上。此外，一旦掩模材料已经沉积在epi层18A的表面上，掩模就可以通过对掩模材料进行图案化(例如，光刻图案化)来形成以暴露或揭露epi层18A的一部分。然后，可以穿过epi层18A的暴露部分选择性地植入该组CB区22A，并且然后可以移除掩模。
在一些实施例中，该组CB区22A可以采用标准的低能量植入技术而被植入。例如，该组CB区22A可以被植入到小于或等于1μm的深度。因此，可以使用小于500keV的植入能量来对每个CB区22A进行植入。然而，在一些实施例中，可以根据合适的高能量离子植入技术对该组CB区22A进行植入。因此，每个CB区22A可以在epi层18A内被植入到大于大约5μm和/或小于大约15μm的深度。此外，可以使用大于500keV和/或小于50MeV的植入能量对每个植入CB区22A进行植入。因此，上文所描述的掩模可以是结合高能量离子植入使用的高能量植入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、如铂、钼、金等高Z金属)。
在将CB层16A植入到epi层18A中之后，为了构建具有附加CB层16(例如，16B)的CBFET器件10(决策框116)，可以将所展示的过程110的第一部分(例如，框112和框114)重复任何合适次数。例如，图1至图4的CB FET器件10的所展示实施例包括两个CB层16(例如，16A和16B)。因此，在这种实施例中，可以在经植入的CB层16A上形成(框112)附加epi层18B，并且可以将附加CB层16B植入(框114)到附加epi层18B中。
在确定要包括在CB FET器件10中的每个CB层16已经形成(决策框116)之后，过程110可以继续进行到在顶部CB层16B(例如，最后植入的CB层16B)上形成(框118)器件epi层18Z。如上文参照框112所描述的，器件epi层18Z可以根据任何合适的技术(例如，CVD)形成。器件epi层18Z可以由一种或多种宽带隙半导体材料形成，如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。进一步地，如上文所讨论的，器件epi层18Z可以具有第一导电类型和相对于CB FET器件10的其他区(例如，CB区22、栅极区62、源极区70和/或类似物)的某一低掺杂剂浓度。在一些实施例中，器件epi层18Z可以具有与先前(例如，在框112处)形成的一个或多个epi层18(例如，18A和/或18B)相同的掺杂剂浓度。
对于过程110的所展示实施例，然后可以将CB总线24植入(框120)到器件epi层18中。可以使用高能量植入技术植入CB总线24。即，例如，可以以介于大约500keV与大约60MeV之间的植入加速度能量植入CB总线24以达到期望的深度40。因此，在一些实施例中，为了植入CB总线24，可以使用高能量植入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、如铂、钼、金等高Z金属)，如所描述的。
在一些实施例中，可以植入CB总线24使得该CB总线连接到一个或多个CB区22并与其电耦接。因此，CB总线24可以被植入成延伸穿过器件epi层18Z的至少整个厚度，使得CB总线24将CB区22的至少一部分电耦接到器件层14的高浓度掺杂区36。例如，在一些实施例中，可以将CB总线24植入到深度40，使得CB总线24延伸穿过每个CB层16(例如，16A和16B)的厚度30的至少一部分。应注意的是，可以可替代地将CB总线24植入到一定的深度以使得CB总线24延伸穿过CB层16的某一子集的厚度的至少一部分。即，例如，CB总线24可以不延伸穿过或接触每个经植入的CB层16。进一步地，如上文所描述的，根据CB总线24的宽度42，CB总线24可以接触由CB总线24接触的相应CB层16(例如，分别为16A和/或16B)内的每个CB区22(例如，22A和/或22B)，也可以不与之接触。
在植入(框120)CB总线24之后，过程110的所展示实施例继续进行到形成(框122)器件层14的剩余部分。如上文所描述的，除了器件epi层18Z以外，器件层14还包括高浓度掺杂区36(如图2和图3的栅极区62和/或图4的阻断结92的部分)、图2至图4的源极区70、图2和图3的栅极区62和/或CB FET器件10的任何其他合适的特征。在一些实施例中，高浓度掺杂区36可以具有第二导电类型(例如，p型)和相较于器件epi层18Z相对较高的掺杂剂浓度。进一步地，高浓度掺杂区36可以使用任何合适的技术在器件层14中形成。相应地，可以使用高能量离子植入技术和/或任何合适的植入技术将高浓度掺杂区36植入到器件epi层18Z中。
此外，器件层14的高浓度掺杂区36接触CB总线24并电耦接到该CB总线。因此，在植入高浓度掺杂区36的实施例中，高浓度掺杂区36可以被植入成接触CB总线24的至少一部分。进一步地，在一些实施例中，可以在植入(框120)CB总线24之前将高浓度掺杂区36植入到器件epi层18Z中。因此，CB总线24可以被植入成除了接触CB区22的至少一部分外还接触高浓度掺杂区36。在一些实施例中，根据本公开内容，随后可以执行其他处理步骤以形成CBFET器件10的其他特征(例如，栅极区62、栅极触点64、源极区、源极触点72、漏极触点76)以形成功能器件。
虽然过程110被描述为在单个步骤中植入CB总线24，但CB总线24可以可替代地在一系列步骤中植入。即，例如，如图6中针对制造CB FET器件10的实施例的过程130的流程图所展示的，可以在制作CB FET器件10中所涉及的不同步骤期间分别植入CB总线24的两个或更多个部分。尽管过程130的以下描述是按特定顺序(其表示特定的实施例)描述的，但应注意的是，过程130可以按任何合适的顺序执行。进一步地，某些步骤可以重复或完全跳过，并且过程130中可以包括附加步骤。
对于过程130的所展示实施例开始于在底层上形成(框132)epi层18A并将CB层16A植入(框134)到epi层18A中，这些步骤在上文参照过程110进行了描述(例如，分别为框112和框122)。然后，可以将CB总线24的第一部分植入(框136)到经植入的CB层16A的该组CB区22中的至少一个CB区的厚度30A的至少一部分中。在一些实施例中，可以根据高能量植入技术植入CB总线24的第一部分。相应地，可以采用介于大约500keV与大约60MeV之间的植入加速度能量。进一步地，可以如上文参照过程110的框120所描述的使用高能量植入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、如铂、钼、金等高Z金属)。然而，由于植入CB总线24的仅一部分，因此在一些实施例中，可以以比根据图5的所展示过程110的单个步骤中植入的CB总线24更浅的深度(例如，以更低的植入加速度能量)植入CB总线24。
为了形成合适数量的CB层16，过程130的一部分(例如，框132、框134和框136)可以重复一次或多次。相应地，在确定(决策框138)应添加附加CB层16B之后，可以在先前植入的CB层16A上形成(框132)第二epi层18B并且可以植入(框134)第二CB层16B。进一步地，如所展示的，可以植入(框136)CB总线24的第二部分。更具体地，在一些实施例中，可以植入CB总线24的第二部分使得CB总线24延伸穿过第二CB层16B的该组CB区22B和第二epi层18B的厚度28B中的至少一个。此外，可以植入CB总线24的第二部分使得该CB总线接触和/或延伸穿过CB总线24的先前植入的第一部分的至少一部分。因此，CB总线24的总厚度可以小于或等于CB总线24的每个部分的厚度的总和。
在一些实施例中，可以将CB总线24的后继部分(例如，第二部分、第三部分和/或类似部分)植入到比CB总线24的第一部分更大的深度，以便延伸穿过第二epi层18B的整个厚度28B以及CB总线24的第一部分的厚度的一部分。因此，用于植入CB总线24的第二部分的植入加速度能量可以大于用于植入CB总线24的第一部分的植入能量。进一步地，CB总线24的第二部分的厚度可以大于CB总线24的第一部分的厚度。然而，在其他实施例中，第二部分CB总线24的厚度可以等于或小于CB总线24的第一部分的厚度。
如过程130所展示的，在确定(决策框138)在制作CB FET器件10期间将不添加附加CB层16之后，形成(框140)器件epi层18Z。如上文参照过程110所描述的，器件epi层18Z可以根据任何合适的技术(如通过CVD)形成。此外，器件epi层18Z可以由一种或多种宽带隙半导体材料形成，如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。
在形成器件epi层18Z之后，过程130可以继续进行到对CB总线24的最终部分进行植入(框142)。可以对CB总线24的最终部分进行植入以使得CB总线24的最终部分延伸穿过器件epi层18Z的厚度的至少一部分和顶部CB层16B的厚度的一部分，使得该CB总线的最终部分接触CB总线24的先前植入的部分(例如，第二部分)的至少一部分。因此，CB总线24的总厚度可以小于或等于CB总线24的每个先前植入的部分(例如，第一部分和第二部分)的厚度以及CB总线24的最终部分的厚度的总和。
在一些实施例中，然后可以形成(框144)器件层14(例如，器件层14的剩余部分)。如上文所描述的，形成器件层14涉及形成高浓度掺杂区36，使得其电耦接到CB总线24。因此，可以植入高浓度掺杂区36以接触CB总线24的至少一部分(例如，最终部分)。随后，根据本公开内容，可以执行其他处理步骤以形成CB FET器件10的其他特征(例如，栅极区62、栅极触点64、源极区、源极触点72、漏极触点76)以形成功能器件。
应注意的是，在一些实施例中，植入(框136)CB总线24的该部分可以在形成CB层16期间选择性地执行。更具体地，在一些实施例中，可以在植入CB总线24的第一部分之前形成任何合适数量的CB层16(例如，可以将框132和框134重复合适次数)。在这些实施例中，CB总线24可以不延伸穿过每个所形成的CB层16的整个厚度。即，例如，CB总线24可以延伸穿过顶部CB层16B的厚度的至少一部分，并且可以不接触底部CB层16A。然而，在将CB总线24的第一部分植入到任何合适的一个或多个CB层16后，CB总线24的相应附加部分可以在每个随后的CB层16(例如，16B)形成之后被植入，使得形成或制作相连的垂直CB总线24。可替代地，在一些实施例中，CB总线24的相应附加部分可以在随后形成一组CB层16之后被植入。即，例如，可以调整CB总线24的每个植入部分的厚度，使得可以以更低或更高的频率植入CB总线24的附加部分。
本发明的技术效果包括在维持CB FET器件的高阻断电压的同时降低CB FET器件的电阻并提高其切换速度的制造CB FET器件的设计和方法。具体地，所公开的CB FET器件包括这样的CB总线：该CB总线将CB FET器件的一个或多个CB区电耦接到具有与该一个或多个CB区相同的导电类型的高浓度掺杂区(如栅极区或阻断结的一部分)。CB总线可以使用高能量离子植入来植入。因此，所得CB FET器件可以在维持高阻断电压的同时具有提高的切换速度和减少的切换损耗。
本书面说明书使用实例来公开本发明，包括最佳模式，同时也使得本领域任何技术人员能够实践本发明，包括制造并使用任何器件或系统以及执行所涉及的任何方法。本发明可获得专利的保护范围由权利要求来限定，并且可以包括本领域技术人员能够想到的其他实例。如果这种其他实例具有不异于权利要求的文字语言的结构要素或者如果这种其他实例包括与权利要求的文字语言无实质性差异的等效结构要素，则这种其他实例旨在处于权利要求的范围之内。

Claims (25)

1.一种电荷平衡(CB)场效应晶体管(FET)器件，包括：
CB层，所述CB层限定在具有第一导电类型的第一外延(epi)层中，其中，所述CB层包括具有第二导电类型的多个CB区；
器件层，所述器件层限定在布置于所述CB层上的器件epi层中，其中，所述器件层包括具有所述第二导电类型的高浓度掺杂区，其中，所述器件epi层具有所述第一导电类型；以及
具有所述第二导电类型的CB总线区，所述CB总线区在所述CB层的多个CB区中的某个CB区与所述器件层的高浓度掺杂区之间延伸并且将所述CB层的多个CB区中的某个CB区电耦接到所述器件层的高浓度掺杂区。
2.如权利要求1所述的CB FET器件，包括：
附加CB层，所述附加CB层限定在具有所述第一导电类型的第三epi层内，其中，所述附加CB层包括具有所述第二导电类型的附加的多个CB区，其中，所述第三epi层布置在所述CB层下方。
3.如权利要求2所述的CB FET器件，其中，所述CB总线区在所述附加的多个CB区中的至少一个与所述器件层的高浓度掺杂区之间延伸并且将所述附加的多个CB区中的至少一个电耦接到所述器件层的高浓度掺杂区。
4.如权利要求2所述的CB FET器件，其中，所述CB总线区在所述附加的多个CB区中的至少一个与所述多个CB区中的CB区之间延伸并且将所述附加的多个CB区中的至少一个电耦接到所述多个CB区中的CB区。
5.如权利要求2所述的CB FET器件，其中，所述多个CB区中的每一个的厚度大于或等于所述附加的多个CB区中的每一个的厚度。
6.如权利要求1所述的CB FET器件，其中，所述多个CB区中的每一个的相应的深度小于或等于所述第一epi层的厚度。
7.如权利要求1所述的CB FET器件，包括布置在所述高浓度掺杂区上的端子，其中，所述CB总线区将所述多个CB区中的CB区电耦接到所述端子。
8.如权利要求1所述的CB FET器件，包括衬底层，其中，所述衬底层包括碳化硅(SiC)。
9.如权利要求1所述的CB FET器件，其中，所述CB FET包括垂直沟道MESFET器件，其中，所述高浓度掺杂区和所述器件epi层形成阻断结。
10.如权利要求1所述的CB FET器件，其中，所述CB FET器件包括垂直沟道JFET器件或水平JFET器件之一，其中，所述高浓度掺杂区包括栅极区。
11.如权利要求1所述的CB FET器件，其中，所述高浓度掺杂区布置在所述器件epi层的上表面的一部分处。
12.一种制造电荷平衡(CB)场效应晶体管(FET)器件的方法，所述方法包括：
在底层上形成具有第一导电类型的第一外延(epi)层，其中，所述底层由宽带隙材料形成；
将具有第二导电类型的第一多个CB区植入到所述第一epi层中以得到CB层；
在所述CB层上形成具有第一导电类型的器件epi层；
在所述器件epi层中植入具有所述第二导电类型的高浓度掺杂区以得到器件层；以及
植入具有所述第二导电类型的CB总线区，所述CB总线区在所述CB层的多个CB区的一部分与所述器件层的高浓度掺杂区之间延伸并且将所述CB层的多个CB区的一部分电耦接到所述器件层的高浓度掺杂区。
13.如权利要求12所述的方法，其中，植入所述CB总线区包括：
在形成所述器件epi层之前在所述第一epi层中植入所述CB总线区的第一部分；以及
在形成所述器件epi层之后在所述器件epi层中植入所述CB总线区的第二部分。
14.如权利要求12所述的方法，其中，在植入所述高浓度掺杂区之后植入所述CB总线区。
15.如权利要求12所述的方法，其中，在所述CB总线区之前植入所述高浓度掺杂区。
16.如权利要求12所述的方法，其中，形成所述器件epi层包括使所述器件epi层生长到10微米(μm)与12μm之间的厚度。
17.如权利要求12所述的方法，其中，植入所述第一多个CB区包括：
通过以下步骤形成掩模：在所述第一epi层的表面的第一部分和第二部分上布置掩蔽材料，并且然后对所述掩蔽材料进行图案化，以选择性地暴露所述第一epi层的表面的第二部分；以及
将所述第一多个CB区选择性地植入到所述第一epi层的表面的经暴露第二部分中。
18.如权利要求17所述的方法，其中，所述掩蔽材料包括绝缘体上硅(SOI)、多晶硅、厚氧化硅、铂、钼、金或其组合。
19.如权利要求12所述的方法，其中，植入所述第一多个CB区包括以小于或等于1μm的深度植入所述第一多个CB区。
20.一种电荷平衡(CB)场效应晶体管(FET)器件，包括：
CB层，所述CB层限定在具有第一导电类型的第一外延(epi)层内并且布置在具有所述第一导电类型的宽带隙衬底层上，其中，所述CB层包括具有第二导电类型的多个CB区；
器件层，所述器件层限定在布置于所述CB层上的器件epi层中，其中，所述器件epi层具有所述第一导电类型，其中，所述器件层包括：
具有所述第二导电类型的高浓度掺杂区，所述高浓度掺杂区布置在所述器件epi层的上表面处，其中，第一触点直接布置在所述高浓度掺杂区上；以及
具有所述第一导电类型的源极区，所述源极区布置在所述器件epi层的所述上表面处并且靠近所述高浓度掺杂区，其中，源极触点直接布置在所述源极区的至少一部分上；以及
具有所述第二导电类型的CB总线区，所述CB总线区在所述CB层的多个CB区中的某个CB区与所述器件层的高浓度掺杂区之间延伸并且将所述CB层的多个CB区中的某个CB区电耦接到所述器件层的高浓度掺杂区。
21.如权利要求20所述的器件，其中，所述器件层包括介于沟槽特征之间的台地特征，并且其中，所述CB总线区布置在所述沟槽特征的至少一部分下方。
22.如权利要求20所述的器件，其中，所述CB FET器件为水平沟道结型场效应晶体管(JFET)器件，并且其中，器件层包括：
具有所述第一导电类型的沟道区，所述沟道区直接布置在所述高浓度掺杂区上并且布置在所述源极触点下方，其中，所述高浓度掺杂区包括第一栅极区，其中，具有所述第二导电类型的第二栅极区交织在所述沟道区与所述源极触点之间。
23.如权利要求20所述的器件，其中，所述CB FET器件为水平沟道结型场效应晶体管(JFET)器件，并且其中，所述器件层包括：
具有所述第一导电类型的沟道区，所述沟道区直接布置在所述高浓度掺杂区上并且布置在所述源极触点下方，其中，所述源极触点包括所述第一触点，并且其中，所述高浓度掺杂区包括所述器件层的第一栅极区；以及
所述器件层的具有所述第二导电类型的第二栅极区，所述第二栅极区布置在所述沟道区上，其中，栅极触点直接布置在所述第二高浓度掺杂区上。
24.如权利要求20所述的器件，其中，所述CB FET器件是垂直沟道金属半导体场效应晶体管(MESFET)器件，所述垂直沟道MESFET器件包括：
布置在所述MESFET器件的沟槽特征中的栅极金属，其中，所述栅极金属直接在所述高浓度掺杂区上形成欧姆栅极触点并且沿所述沟槽特征的垂直侧壁形成肖特基触点。
25.如权利要求20所述的器件，其中，所述多个CB区包括大约等于2×1013每平方厘米(cm-2)的整体注射量。
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