CN114823846A - 用于边缘终端的耦合的保护环 - Google Patents

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克里夫·德劳利
安德鲁·P·爱德华兹
崔浩
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Abstract

本申请公开了一种半导体器件，包括有源器件区和以围绕有源器件区的第一同心图案设置的多个保护环。该半导体器件还包括以围绕有源器件区的第二同心图案设置的多个结。多个结中的至少一个结设置在多个保护环中的两个相邻的保护环之间，并且多个结具有与多个保护环不同的电阻率。半导体器件还包括多个耦合路径。多个耦合路径中的至少一个耦合路径被设置成连接多个保护环中的两个相邻的保护环。

Description

用于边缘终端的耦合的保护环
相关申请的交叉引用
本申请要求于2021年1月28日提交的第63/142,909号美国临时专利申请的利益和优先权，通过引用的方式该美国临时专利申请的公开内容以其整体并入本文以用于所有目的。
背景技术
电力电子设备广泛用于各种应用中。功率半导体器件通常用于电路中以修改电能的形式，例如，从交流电到直流电，从一个电压电平到另一个电压电平，或以某种其他方式进行修改。这种器件可以在从移动器件中的毫瓦到高压电力传输系统中的数百兆瓦的宽功率的电平范围内工作。其中初级电流从顶表面垂直向下流经衬底的垂直功率器件经常用于需要高电压和/或高电流水平的应用中。
尽管在电力电子设备方面取得了进展，但本领域需要改进的电子系统和操作电子系统的方法。
发明内容
本发明总体上涉及电子器件。更具体地，本发明涉及使用注入工艺在III族氮化物半导体材料中形成边缘终端结构。仅作为示例，本发明已应用于用于使用离子注入将用于半导体器件的保护环制造成基于GaN(氮化镓)的外延层的方法和系统。耦合路径设置在一些或全部保护环之间和/或器件区与其中一个保护环之间。所述方法和技术可应用于各种功率半导体器件，例如肖特基二极管、PN二极管、垂直结场效应晶体管(JFET)、晶闸管、双极结晶体管(BJT)和其它器件。
根据本发明的实施例，提供了一种半导体器件。该半导体器件包括有源器件区和以围绕有源器件区的第一同心图案设置的多个保护环。半导体器件还包括以围绕有源器件区的第二同心图案设置的多个保护环。多个结中的至少一个结设置在多个保护环中的两个相邻的保护环之间，多个结具有与多个保护环不同的电阻率。半导体器件还包括多个耦合路径。多个耦合路径中的至少一个耦合路径被设置成连接多个保护环中的两个相邻的保护环。
根据本发明的另一实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模。第一掩模形成为至少覆盖有源器件区、覆盖场区内的第一同心图案的环、以及覆盖场区内的所述第一同心图案的环中的第一环与有源器件区或所述第一同心图案的环中的第二环中的至少一者之间的连接器。该方法还包括将中和物质注入到场区内的多个结中。多个结以围绕有源器件区的第二同心图案进行设置，并且多个结中的至少一个结设置在第一同心图案的环中的两个相邻的环之间。第一掩模阻止中和物质到达有源器件区的顶表面、到达场区内的第一同心图案的环的顶表面和到达场区内的连接器的顶表面。
根据本发明的另一个实施例，提供了一种半导体器件。该半导体器件包括有源器件区、围绕有源器件区的第一保护环和围绕有源器件区的第二保护环。半导体器件还包括在第一保护环和第二保护环之间的结区。结区包括与第一保护环和第二保护环具有不同的电阻率的结和设置成电连接第一保护环和第二保护环的耦合路径。耦合路径可以具有与第一保护环和第二保护环相同的电阻率。结可以具有比第一保护环和第二保护环更高的电阻率。耦合路径的宽度可以从耦合路径的顶表面到耦合路径的底部是减小的。在一些实施例中，耦合路径被设置成将第一保护环与有源器件区连接。耦合路径的顶表面可以被设置成平行于第一保护环和第二保护环的顶表面。可替代地，耦合路径的顶表面可以设置在第一保护环和第二保护环的顶表面的下方。耦合路径的宽度可以从耦合路径的顶表面到耦合路径的底部是减小的。
根据本发明的特定实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模。第一掩模在场区上具有多个同心环形开口，并且在多个同心环形开口中的第一环形开口与有源器件区或多个同心环形开口中的第二环形开口中的至少一者之间具有多个连接器开口。该方法还包括通过多个同心环形开口和多个连接器开口将第一类型的第一掺杂剂注入到半导体材料中，移除第一掩模，以及激活第一类型的第一掺杂剂。
在一些实施例中，场区包括第二类型的第二掺杂剂，并且第一类型不同于第二类型。第一掺杂剂可以包括锌、铍、镁或钙中的至少一者。场区可以包括n型GaN。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以被设置成平行于与多个同心环形开口相邻的半导体材料的顶表面。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以设置在与多个同心环形开口相邻的半导体材料的顶表面的下方。在一些实施例中，所述方法还包括形成多个金属区，所述多个金属区被设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面上。
根据本发明的另一特定实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模，其中第一掩模在场区上具有多个同心环形开口。该方法还包括通过多个同心环形开口执行将第一类型的第一掺杂剂注入到所述半导体材料中的第一注入，移除第一掩模，以及在半导体材料上形成第二掩模。第二掩模具有设置在由第一注入形成的场区内的第一环与有源器件区或由第一注入形成的场区内的第二环中的至少一者之间的多个连接器开口。该方法还包括通过所述多个连接器开口执行将第一类型的第一掺杂剂注入到所述半导体材料中的第二注入，并激活第一类型的第一掺杂剂。场区可以包括第二类型的第二掺杂剂，并且第一类型不同于第二类型。第一掺杂剂可以包括锌、铍、镁或钙中的至少一者。场区可以包括n型GaN。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以被设置成平行于与多个同心环形开口相邻的半导体材料的顶表面。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以设置在与多个同心环形开口相邻的半导体材料的顶表面的下方。在一个实施例中，该方法还包括形成多个金属区，该多个金属区被设置在与多个同心环形开口相邻的半导体材料的顶表面上。
与传统技术相比，通过本发明获得了许多益处。例如，本发明的实施例提供了用于提供具有带有边缘终端结构的高密度垂直导电沟道的开关晶体管的技术，其能够实现稳健的高压操作和对瞬态过电压状况的抗扰度。与传统的半导体器件相比，由本发明的实施例提供的半导体器件可以具有增加两倍或三倍的击穿电压。结合下面的正文和附图更详细地描述了本发明的这些和其它实施例以及其许多优点和特征。
附图说明
图1A示出了根据本发明的实施例的半导体器件的平面图。
图1B示出了通过图1A中所示的半导体器件的第一线A-A'的截面图。
图1C示出了通过图1A中所示的半导体器件的第二线B-B’的截面图。
图2示出了通过图1A中所示的半导体器件的第三线C-C'的截面图。
图3A和图3B示出了通过图1A中所示的半导体器件的第三线C-C'的另一截面图。
图4和图5示出了根据本发明的实施例在半导体器件中形成掩埋的耦合路径的方法。
图6A示出了根据本发明的实施例的包括接触电极的半导体器件的平面图。
图6B示出了通过图6A中所示的半导体器件的第一线A-A’的截面图。
图6C示出了通过图6A中所示的半导体器件的第二线B-B’的截面图。
图7是示出了根据本发明的一些实施例的制造半导体器件的方法的简化流程图。
图8A是根据图7制造的半导体器件的平面图。
图8B示出了通过图8A中所示的半导体器件的线D-D’的截面图。
图9A至图9C示出了由图7中所示方法的另一框修改的半导体器件的示例。
图10A至图10C示出了由图7中所示方法的另一框修改的半导体器件的另一示例。
图11A至图11C示出了由图7中所示方法的另一框修改的半导体器件的另一示例。
图12A至图12C示出了由图7中所示方法的另一框修改的半导体器件的另一示例。
图13A至图13C示出了由图7中所示方法的另一框修改的半导体器件的另一示例。
图14是示出了根据本发明的一些实施例的制造半导体器件的另一方法的简化流程图。
图15A至图15C示出了由图14中所示方法的框修改的半导体器件的示例。
图16A至图16C示出了由图14中所示方法的另一框修改的半导体器件的另一示例。
图17A至图17C示出了由图14中所示方法的另一框修改的半导体器件的另一示例。
图18A至图18C示出了由图14中所示方法的另一框修改的半导体器件的另一示例。
图19A至图19C示出了由图14中所示方法的另一框修改的半导体器件的另一示例。
图20是示出了根据本发明的一些实施例的制造半导体器件的另一方法的简化流程图。
图21A和图21B示出了由图20中所示方法的框提供的半导体器件的示例。
图22A至图22C示出了由图20中所示方法的另一框修改的半导体器件的示例。
图23A至图23C示出了由图20中所示方法的另一框修改的半导体器件的另一示例。
图24A至图24C示出了由图20中所示方法的另一框修改的半导体器件的另一示例。
图25A至图25C示出了由图20中所示方法的另一框修改的半导体器件的另一示例。
图26A至图26C示出了由图20中所示方法的另一框修改的半导体器件的另一示例。
图27是示出了根据本发明的一些实施例的制造半导体器件的另一方法的简化流程图。
图28A至图28C示出了由图27中所示方法的框修改的半导体器件的示例。
图29A至图29C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图30A至图30C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图31A至图31C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图32A至图32C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图33A至图33C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图34A至图34C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图35A至图35C示出了由图27中所示方法的另一框修改的另一半导体器件的示例。
图36A至图36C示出了以图1A至图1C所示的半导体器件开始的半导体器件的操作。
具体实施方式
本发明的实施例涉及用于改进半导体器件中的结终端结构的性能的方法和系统。本发明的实施例适用于各种半导体制造操作，包括III族氮化物半导体器件的制造。仅作为示例，这些实施例应用于肖特基二极管、PN二极管、垂直JFET、垂直MOSFET、晶闸管、BJT和其他器件的制造，但是本发明的实施例可适用于各种器件结构。
包括晶体管和二极管的功率半导体器件目前广泛用于工业电源、电机驱动器、消费电子等应用中。功率半导体晶体管的常见应用是它们用作开关模式电源或电机驱动器中的开关。在这些应用中，器件在高电压(例如650V或1200V)下工作和经受瞬时过电压条件(例如由于电感电路元件或线路浪涌或对电力线的雷击)的能力是极其重要的。
为了减小开关的电阻和减小限制开关速度的电容等，希望增加单位面积的电导。开关晶体管(其中电流主要是垂直流动)提供减小的单位面积电阻；通过将晶体管的控制沟道设置成位于垂直方向上(例如，“沟槽”沟道晶体管)，可以进一步提高该益处。晶体管的电阻具有几个组成部分，包括晶体管沟道的电阻(电流直接由输入栅极电压控制的区)、“漂移”区的电阻(设计用于保持晶体管的击穿电压的区)和起始衬底、接触、金属等的电阻。
具有垂直电流流动的晶体管通常设计成在芯片的底表面处具有漏极接触，并且在芯片的顶表面处具有栅极接触和源极接触。
可以通过将半导体材料从硅改变为宽带隙材料(例如氮化镓)来改进开关电阻和电容，这提供了更高的击穿临界场。这使得器件的高电压漂移区比类似的硅器件更薄和更重掺杂，从而减小了漂移区的“比电阻”(电阻×面积)，并减小了给定管芯尺寸的器件导通电阻。
边缘终端结构通常邻近芯片的顶表面上的有源器件结构设置，以便为晶体管提供在高电压下操作和承受瞬态过电压应力的能力。该边缘终端结构减小了有源器件结构的边缘附近的平均电场以增加有源器件边缘处的结的击穿电压，并且还可允许器件通过在这种条件期间进入雪崩击穿模式而经受一定电平的瞬态过电压条件。适当的边缘终端设计将使用必要的最小面积来减小器件边缘处的电场，而不会增加面积和电容。
本发明的示例性实施例涉及半导体制造技术，更具体地，涉及用于形成邻近肖特基二极管、p-n二极管、混合p-n/肖特基二极管(MPS二极管)和垂直导电FET沟道阵列的边缘终端结构的结构和方法。
在美国专利9,117,839中描述了一种这样的垂直场效应晶体管(FET)结构，该专利的全部公开内容以引用的方式并入本文以用于所有目的。在该结构中，晶体管导电沟道使用通过将周围材料图案化并蚀刻至一定深度而产生的半导体“鳍片”来形成。具有相反掺杂类型的半导体材料被(例如，使用金属有机气相外延，或MOVPE)外延再生长，以与半导体“鳍片”的顶部大致平坦。再生长的材料用作垂直场效应晶体管的栅极电极，并且向栅极电极施加的控制电压调制垂直“鳍片”沟道中的在鳍片的顶部(“源极”)和鳍片的底部(通常，漂移区，其经由半导体衬底进一步连接到“漏极”电极)之间的电流传导。其它器件结构，包括垂直JFET、垂直MOSFET、肖特基二极管、p-n结二极管和MPS二极管，在公开号为2021/0193846和2021/0399091的美国专利申请以及第17/369,600和第17/373,627号美国专利申请中示出，这些美国专利申请的全部公开内容通过引用并入本文以用于所有目的。
边缘终端结构可以通过许多方法形成。一种类型的边缘终端结构涉及通过穿过具有锥形厚度的掩模进行注入来创建邻近于有源晶体管的锥形结(参见例如第17/373,627号美国专利申请)。在这种方法中，结上的耗尽电荷在大的距离上横向扩展，从而减小与有源晶体管区相邻的横向电场。
另一种类型的边缘端接结构使用与有源器件区相邻的浮动保护环(参见例如第9,117,839号美国专利，该美国专利的全部公开内容通过引用并入本文以用于所有目的)。这种类型的结构提供与有源晶体管区相邻的一系列同心的分隔结区，其中每个结区由相反导电类型的中间半导体区分隔开。随着晶体管漏极上的电压增加，有源晶体管区的耗尽区的宽度增加，并且“捕获”相邻的保护环。保护环结构还用于使电位降在大的距离上以横向方向扩展，从而减小与有源晶体管区相邻的横向电场。
这种浮动保护环结构的设计涉及设计保护环之间的空间，使得耗尽型半导体能够在局部地发生临界击穿场之前“捕获”保护环(并使电位降扩展)。间隔成为设计的一部分，并且耗尽与保护环的耦合的变化(例如，来自光刻变化)可以产生保护环结构的鲁棒性的变化。
保护环可以通过其它方法耦合。一个示例是通过使用掩模注入到毯覆结区中以“中和”所需保护环之间的结区的导电性来制造分离的保护环(参见，例如，8,866,148号美国专利，该美国专利的全部公开内容通过引用并入本文以用于所有目的)。通过适当选择注入能量，导电区可以留在保护环之间的结区的底部，提供电阻耦合路径。随着漏极电压的增加，这种电阻性耦合区将耗尽，以允许保护环浮动并使电位降横向扩散。这种方法放宽了传统浮动保护环的光刻设计要求。这种方法需要注入条件和结厚度的紧密匹配，这需要对结厚度进行精密的制造控制。
本发明的示例性实施例通过在结的顶表面处创建由一个或多个光刻步骤限定的耦合路径来放宽对将注入条件和结厚度匹配的要求。一个或多个光刻步骤和耦合路径的创建可以同时进行或与保护环的创建同时进行，并且耦合路径和保护环的制造可以通过减材工艺(例如，现有结区的中和)、通过增材工艺(例如，通过掩模注入创建新结区)或通过两种技术的组合来进行。
图1A示出了根据本发明的实施例的半导体器件100的平面图。如图1A中所示，半导体器件包括有源器件区120，该有源器件区120被同心保护环122围绕，该同心保护环122延伸到用于将有源器件区120的耗尽区的横向场减小到等于或低于有源器件区120的垂直场的值的距离。例如，包括保护环122的区的宽度可以是有源器件区120中垂直“漂移”区的厚度的2-5倍。有源器件区120和保护环122可以包括相同的材料，例如未注入的p-GaN。如上所述，有源器件区120可以包括肖特基二极管、PN二极管、垂直JFET、晶闸管、BJT和/或其他器件。
同心结124形成在相邻的保护环122之间，以及形成在有源器件区120和保护环122的最内侧的环之间。结124具有比保护环122更高的电阻率。此外，耦合路径126形成为连接至少其中一些保护环122。耦合路径126可包括与有源器件区120和保护环122相同的材料，例如未注入的p-GaN。一些耦合路径126还可以将有源器件区120与保护环122的最内侧的环连接。在一些实施例中，耦合路径126可以随着保护环122上的偏压增加而耗尽，从而在适当电压下消除耦合。在一些实施例中，不是所有的保护环122都由耦合路径126连接。在一些实施例中，相邻的保护环122之间的耦合路径126的电阻可以根据所需的耦合度而变化(例如，耦合路径126的数量和/或耦合路径126的宽度可以在不同的相邻的保护环122对之间不同)。在一些实施例中，根据相邻的保护环122之间的期望的浮动电位差，不同组的保护环122之间的耦合路径126的耗尽电压可以不同。
图1B示出了通过图1A中所示的半导体器件100的第一线A-A’的截面图。图1B中所示的横截面通过包括耦合路径126的区域截取。如图1B中所示，耦合路径126的顶表面127可以平行于保护环122的顶表面123。图1C示出了通过图1A中所示的半导体器件100的第二线B-B’的截面图。图1C中所示的横截面通过不包括耦合路径126的区域截取。如图1B和图1C所示，半导体器件100还包括漂移区128，漂移区128可以包括n-GaN。
图2示出了通过图1A中所示的半导体器件100的第三线C-C’的截面图。图2中所示的横截面通过包括耦合路径126的区域截取。如图2所示，每个耦合路径126可以具有“底切”，使得耦合路径126的宽度W从耦合路径126的顶表面到耦合路径126的锥形底部是减小的。在该示例中，耦合路径126具有泪滴形状。这可以通过从半导体器件100的上方向结124中进行离子注入232以及使用掩模230来限定耦合路径126的顶部宽度来实现。由于在离子注入232期间由表面层中的散射事件引起的注入的离子的横向“扩散(straggle)”，一些注入的离子可渗透到掩模230下方的结124的区中。耦合路径126的形状和电阻可以通过调节掩模230的宽度和/或侧向扩散的量(其是注入的离子的能量的函数)来确定。
图3A和图3B示出了通过图1A中所示的半导体器件100的第三线C-C’的另一截面图。如图3B所示，每个耦合路径126可以具有“底切”，使得耦合路径126的宽度从耦合路径126的顶表面到耦合路径126的底点是减小的。在该示例中，耦合路径126具有三角形形状。这可以通过在连续注入步骤期间以相对于顶表面的多个角度将离子束引导到半导体器件100的结124中来实现。例如，图3A中所示的第一离子注入332可以以第一角度进行，并且图3B中所示的第二离子注入333可以以第二角度进行，第二角度为第一角度的镜像反射。掩模330可用于限定耦合路径126的顶部宽度。可以选择该角度以进一步引导掩模330下的注入的离子，由此将结124的导电性中和到比仅通过横向分散实现的深度更浅的深度。
图4和图5示出了根据本发明的实施例在半导体器件400中形成掩埋的耦合路径的方法。图4和图5示出了对应于图1A中所示的半导体器件100的第三线C-C’的另一截面图。如图4所示，可以从半导体器件400的上方进行第一离子注入432以在场区436的顶表面处创建第一注入层424。然后，如图5所示，可以进行第二离子注入532以创建限定耦合路径526的形状的第二注入层524。在该示例中，耦合路径526具有泪滴形状。这可以通过从半导体器件400上方进行第二离子注入532并使用掩模530来限定耦合路径的顶部宽度来实现。由于在离子注入532期间由表面层中的散射事件引起的注入的离子的横向“扩散”，一些注入的离子可渗透到掩模530下方的第二注入层524的区中。这导致耦合路径526被掩埋在第一注入层424的部分527之下。
图6A示出了根据本发明的实施例的包括接触电极的半导体器件的平面图。图6B示出了通过图6A中所示的半导体器件的第一线A-A’的截面图。图6C示出了通过图6A中所示的半导体器件的第二线B-B’的截面图。因此，图6A至图6C示出了在图1A至图1C中所示的半导体器件100上形成接触电极的半导体器件600的示例。
如图6A至图6C所示，金属带(strap)664可形成在一个或多个保护环122的顶表面上。可替代地或附加地，金属带664可以形成在有源器件区120的顶表面上。在一些示例中，金属带664可以包括镍和/或金。金属带664可帮助保护环122在放电的情况下耗散能量。金属带还有助于保持保护环中的均匀电位，特别是远离耦合路径126。
图7是示出了根据本发明的一些实施例的制造半导体器件的方法的简化流程图。参考图7，在框710处，在III族氮化物衬底上提供有源器件区，包括在有源器件区的横向周边处的p-n结。在一些实施例中，有源器件区包括多个垂直JFET。在一些实施例中，有源器件区包括垂直MOSFET。在一些实施例中，有源器件区包括p-n结二极管、肖特基二极管或MPS二极管中的一者。在一些实施例中，有源器件区包括FET和二极管的组合。
方法700还包括：在框715处，向有源器件区外侧的场区提供与有源器件区的横向周边处的p-n结类似的p-n结。例如，可以在垂直FET(其可以是JFET或MOSFET)的有源晶体管区附近形成再生长的p-FET区(或者替代地，经注入的p-FET区或扩散的p-FET区)。
图8A是根据图7制造的半导体器件的平面图。图8B示出了通过图8A中所示的半导体器件的线D-D’的截面图。因此，图8A和图8B示出了由图7中所示的方法700的框710和框715提供的半导体器件800的示例。
如图8A和图8B所示，半导体器件800包括由场区836围绕的有源器件区820。场区836可以包括表面层，该表面层具有与有源器件区820的周边相同的掺杂类型。半导体器件800还包括形成在衬底834上的漂移区828。
在一些实施例中，有源器件区820和场区836可以在漂移区828上制造，漂移区828可以是第一III族氮化物外延层。漂移区828可以形成在衬底834上，衬底834可以是III族氮化物衬底。在一些实施例中，III族氮化物衬底是n-GaN衬底。在一些实施例中，Ⅲ族氮化物衬底的电阻率小于0.020欧姆-厘米或小于0.014欧姆-厘米。在一些实施例中，第一III族氮化物外延层是具有介于5×1015cm-3和5×1016cm-3之间的净掺杂浓度和介于3μm和12μm之间的厚度的n-GaN层。在一些实施例中，包括有源器件区820和场区836的表面层是具有介于5×1018cm-3和3×1019cm-3之间的掺杂浓度和介于0.5μm和1.0μm之间的厚度的再生长的p-GaN层。
在一些实施例中，有源器件区820包括一个或多个垂直JFET。在一些实施例中，有源器件区820包括一个或多个垂直MOSFET。在一些实施例中，有源器件区820包括一个或多个肖特基二极管。在一些实施例中，有源器件区820包括一个或多个p-n结二极管。在一些实施例中，有源器件区820包括多于上述器件中的一者的器件。
回到图7，方法700还包括：在框720处，在有源器件区上方以及在场区的同心环形区上形成掩模层。此外，方法700还包括：在框720处，在区(例如可称为耦合区的窄区)上形成掩模层，以将环形区中的两个或更多个环形区或环形区中的至少一个环形区连接到有源器件区。
图9A至图9C示出了由图7中所示的方法700的框720修改的半导体器件900的示例。图9B示出了通过图9A中所示的半导体器件900的第一线A-A’的截面图。图9C示出了通过图9A中所示的半导体器件900的第二线B-B’的截面图。
如图9A至图9C所示，掩模层938形成在有源器件区820的顶表面821上和场区836的部分上。场区836上的掩模层938的图案包括多个同心环形掩模层区，具有在一个或多个环形掩模层区之间交叉的掩模层条带(例如，窄条带)。参考图9B，掩模层条带穿过场区836到达最后一个环形掩模层区的外边缘。
在一些实施例中，掩模层938是厚度在1.5μm和3μm之间的光致抗蚀剂。在一些实施例中时，环形掩模层区的最小宽度Wmask在0.6μm和1.0μm之间。在一些实施例中，环形掩模层区的宽度全部相同。在一些实施例中，对于更远离有源器件区820的环形光致抗蚀剂区，环形掩模层区的宽度增加。在一些实施例中，环形开口939的宽度Wopen在1μm和5μm之间。在一些实施例中，最外侧的环形开口的宽度大于最内侧的环形开口的宽度。在一些实施例中时，掩模条带的宽度在0.6μm和1.0μm之间。
参考图9A和图9C，环形掩模层区938存在于环形开口937之间。在一些实施例中，与多个连接器开口937中的至少一者相邻的半导体材料的顶表面837，被设置成平行于与多个同心环形开口939相邻的半导体材料的顶表面。在其它实施例中，与多个连接器开口937中的至少一者相邻的半导体材料的顶表面被设置在与多个同心环形开口939相邻的半导体材料的顶表面下方。
回到图7，方法700还包括：在框725处，使用离子注入对注入场区的未掩模区进行注入，以中和表面层的导电性。掩模层以一个或多个能量和一个或多个倾斜角选择性地阻止一种或多种“中和”物质的离子注入。“中和”物质降低了掩模区之间的表面区的导电性。在一些实施例中，这种导电性的降低大于10,000倍。在一些实施例中，表面区是p-GaN。在一些实施例中，“中和”注入的物质包括氧、氮、氦、氩或硅中的一者或多者。
选择耦合区的宽度以允许离子注入过程的横向分散以中和在表面下方的某个深度处的表面区(例如，p-GaN)。例如，对于深度在0.6μm和0.8μm之间的p-GaN区，掩模区可以具有0.5μm和1.0μm之间的宽度。
还可以通过以相对于掩模的角度注入中和物质来控制耦合区中剩余导电表面区的宽度，使得在掩模层的外边缘下方注入一些量的注入物质。例如，可以以相对于晶片表面7度和45度之间的倾斜角度注入离子。在一些实施例中，以不同的倾斜角进行多重注入，使得耦合区的不同侧具有相同的注入分布。
在耦合区中形成的所得电阻连接是连接相邻保护环的浅区。在一些实施例中，耦合区和保护环是p-GaN，其中保护环由p-GaN的整个厚度形成。因此，耦合区中的电阻连接具有比浮动保护环p-GaN区高的表面电阻(例如，高10倍至1000倍)。
在一些实施例中，可以在掩模层中形成相邻保护环之间的多个耦合区。这些多个耦合区可以关于有源器件区对称地或不对称地设置，并且可以由有源器件区的每侧或相邻的保护环之间的相同或不同数量的耦合区组成。如图9A所示，在一个实施例中，在有源器件区的四侧上使用四个耦合区。
图10A至图10C示出了由图7中所示的方法700的框725修改的半导体器件1000的示例。图10B示出了通过图10A中所示的半导体器件1000的第一线A-A’的截面图。图10C示出了通过图10A中所示的半导体器件1000的第二线B-B’的截面图。
如图10A至图10C所示，对由掩模层938暴露的表面进行离子注入1042。选择注入物质使得注入物中和场区836的表面层的导电性。参考图10B，注入物在将成为耦合路径1026的区中被掩模层938阻挡。参考图10C，将注入物引入掩模层938的同心环形掩模层区之间的场区836的表面层中，由此形成结1024。场区836的剩余部分将成为保护环1022。
可以选择注入能量，使得注入的离子可以完全穿透场区836的深度。此外，可以根据如上文参考图2所讨论的在注入期间由表面层中的散射事件引起的注入的离子的横向“分散”，来选择掩模层938的掩模条带的宽度，使得注入的离子将在掩模层938下方的某个深度处穿透场区836的表面层。可替代地或附加地，离子束可以通过注入过程中的连续注入步骤以多个角度引导到表面。可以选择该角度以进一步引导掩模层938中的掩模条带下的注入的离子，由此将场区836的表面层的导电性中和到比仅通过横向分散实现的深度更浅的深度，如上文参考图3所讨论的。
在一些实施例中，场区836的表面层是p-GaN层，该p-GaN层的掺杂浓度介于5×1018cm-3和3×1019cm-3之间。在一些实施例中，注入的物质是氮、氧、氦、氩或硅中的一者或多者。在一些实施例中，场区836的表面层的厚度在0.7μm和1.0μm之间。在一些实施例中，以不同能量进行多种剂量的注入过程。在一些实施例中，以相对于场区836的表面层的法线高达45°的角度进行注入。在一些实施例中，注入的最大能量在500keV和600keV之间。
可以选择总注入剂量来中和成为结1024的场区836的表面层的导电性。例如，对于具有2×2cm-3的掺杂浓度和0.8μm的厚度的p-GaN表面层，可以使用5×2cm-2和5×2cm-2之间的总注入剂量用于氮注入。
回到图7，方法700还包括：在框730处，移除掩模层。图11A至图11C示出了由图7中所示的方法700的框730修改的半导体器件1100的示例。图11B示出了通过图11A中所示的半导体器件1100的第一线A-A’的截面图。图11C示出了通过图11A中所示的半导体器件1100的第二线B-B’的截面图。
如图11A和图11B所示，与结1024的深度相比可能较薄的耦合路径1026存在于场区836的剩余表面层中，剩余表面层已被形成保护环1022的环形导电表面层区之间的掩模条带覆盖。如图11C所示，保护环1022被结1024隔开，结1024是由掩模条带覆盖的区外侧的低导电性区。
回到图7，方法700还包括：在框735处，在有源器件区上形成接触电极。这些接触电极可以被选择为适合于有源器件；例如，FET有源器件将包括源极接触和栅极接触。在一些实施例中，其中一个接触电极被施加到每个保护环的表面上，以在保护环的顶部提供低电阻金属并与保护环接触，从而以低电阻导电路径“约束(strap)”保护环。
图12A至图12C示出了由图7中所示的方法700的框735修改的半导体器件1200的示例。图12B示出了通过图12A中所示的半导体器件1200的第一线A-A’的横截面视图。图12C示出了通过图12A中所示的半导体器件1200的第二线B-B’的截面图。
如图12A至图12C所示，接触电极1246形成在有源器件区820上。接触电极不形成在耦合路径1026上。在一些实施例中，例如图12C中所示的半导体器件1200，保护环1022不具有接触电极。在一些实施例中，例如图6中所示的半导体器件600中，接触电极(例如金属带664)形成在保护环1022中的一个或多个保护环的上方。
在一些实施例中，接触电极1246包括n型接触电极和p型接触电极。在一些实施例中，接触电极1246包括p型接触电极。在一些实施例中，接触电极1246包括p型接触电极和肖特基接触电极。在一些实施例中，n型接触电极包括钛、氮化钛、铝或钼中的一者或多者。在一些实施例中，p型接触电极包括金、镍、铂或钯中的一者或多者。
回到图7，方法700还包括：在框740处。形成耦合到III族氮化物晶片的相对表面的金属层。该金属层形成有源器件的电极中的一者；例如，对于场效应晶体管有源器件，该金属层将形成漏极接触。
图13A至图13C示出了由图7中所示的方法700的框740修改的半导体器件1300的示例。图13B示出了通过图13A中所示的半导体器件1300的第一线A-A’的截面图。图13C示出了通过图13A中所示的半导体器件1300的第二线B-B’的截面图。
如图13B和图13C所示，金属电极1348形成在衬底834与有源器件区820的相对面上。在一些实施例中，衬底834是n-GaN，并且所述相对面是氮面。在一些实施例中，金属电极1348包括铬、铂、钯、铝、钛、氮化钛、镍、钒或银中的一者或多者。
图14示出了根据本发明的一些实施例的制造半导体器件的另一方法1400。参考图14，在框1410处，在III族氮化物衬底上提供有源器件区，该有源器件区包括有源器件区的横向周边处的p-n结。在一些实施例中，有源器件区包括垂直JFET。在一些实施例中，有源器件区包括垂直MOSFET。在一些实施例中，有源器件区包括p-n结二极管、肖特基二极管或MPS二极管中的一者。在一些实施例中，有源器件区包括FET和二极管的组合。在一些实施例中，p-n结包括表面p-n层和掩埋的n-GaN漂移区。
方法1400还包括：在框1415处，向有源器件区外侧的场区提供与有源器件区的横向周边处的P-n结类似的p-n结。例如，可以在垂直场效应晶体管(可以是JFET或MOSFET)的有源晶体管区附近形成再生长的p-GaN区(或者替代地，形成经注入的p-GaN区或扩散的p-GaN区)。
图8A和图8B示出了由图14中所示的方法1400的框1410和框1415提供的半导体器件800的示例。以上描述了图8A和图8B中所示的半导体器件800。
回到图14，方法1400还包括：在框1420处，在有源器件区上方以及在场区的同心环形区上形成第一掩模层。此外，方法1400还包括：在框720处，在多个区(例如可称为耦合区的窄区)上形成掩模层，将多个环形区中的两个或更多个环形区或多个环形区中的至少一个环形区连接到有源器件区。
图9A至图图9C示出了由图1400中所示的方法1400的框1420修改的半导体器件900的示例。以上描述了图9A至图9C中所示的半导体器件900。掩模层938是在方法1400的框1420中描述的第一掩模层的示例。
回到图14，方法1400还包括：在框1425处，使用离子注入对场区的未掩模区进行注入以中和表面层的导电性。掩模层以一个或多个能量和一个或多个倾斜角选择性地阻止一种或多种“中和”物质的离子注入。“中和”物质降低了掩模区之间的表面区的导电性。在一些实施例中，这种导电性的降低大于10,000倍。在一些实施例中，表面区是p-GaN。在一些实施例中，“中和”注入的物质包括氧、氮、氦、氩或硅中的一者或多者。在一些实施例中，p-GaN区的厚度在0.7μm和0.9μm之间。在一些实施例中，注入的物质是以15keV和570keV之间的多种能量注入的氮。在一些实施例中，总注入剂量在1×1013cm-2和1.5×1014cm-2之间。
选择耦合区的宽度以允许离子注入过程的横向分散，以中和在表面下方的某个深度处的表面区(例如，p-GaN)。例如，对于深度在0.6μm和0.8μm之间的p-GaN区，掩模区可以具有0.5μm和1.0μm之间的宽度。
还可以通过以相对于掩模的角度注入中和物质来控制耦合区中剩余导电表面区的宽度，使得在掩模层的外边缘下方注入一些量的注入的物质。例如，可以以相对于晶片表面以7度和45度之间的倾斜角度注入离子。在一些实施例中，以不同的倾斜角进行多个注入，使得耦合区的不同侧具有相同的注入物分布。
在耦合区中形成的所得电阻连接是连接相邻的保护环的浅区。在一些实施例中，耦合区和保护环是p-GaN，其中保护环由p-GaN的整个厚度形成。因此，耦合区中的电阻连接具有比浮动保护环p-GaN区高的表面电阻(例如高10倍至1000倍)。
在一些实施例中，可以在掩模层中形成相邻的保护环之间的多个耦合区。这些多个耦合区可以关于有源器件区对称地或不对称地设置，并且可以由有源器件区的每侧或相邻的保护环之间的相同或不同数量的耦合区组成。
图10A至图10C示出了由图1400中所示的方法1400的框1425修改的半导体器件1000的示例。以上描述了图10A至图10C中所示的半导体器件1000。
回到图14，方法1400还包括：在框1430处，移除第一掩模层。图11A至图11C示出了由图1400中所示的方法1400的框1430修改的半导体器件1100的示例。以上描述了图11A至图11C中所示的半导体器件1100。
回到图14，方法1400还包括：在框1435处，在被第一掩模层掩模的有源器件区和场区的同心环形区上方形成第二掩模层。该第二掩模层不存在于环形区之间的耦合区上方。
图15A至图15C示出了由图14中所示的方法1400的框1435修改的半导体器件1500的示例。图15B示出了通过图15A中所示的半导体器件1500的第一线A-A’的截面图。图15C示出了通过图15A中所示的半导体器件1500的第二线B-B’的截面图。
如图15A至图15C所示，第二掩模层1550形成在有源器件区820的顶表面1551上和场区836的部分上。场区836上的第二掩模层1550的图案包括与由第一掩模层938创建的保护环1022一致的同心环形掩模层区。如图15B所示，耦合路径1026的表面不被第二掩模层1550覆盖。此外，结1024的表面不被第二掩模层1550覆盖。
在一些实施例中，第二掩模层1550是厚度在1.5μm和3μm之间的光致抗蚀剂。在一些实施例中时，第二掩模层1550的环形掩模层区的最小宽度在0.6μm和1.0μm之间。在一些实施例中，第二掩模层1550的环形掩模层区的宽度全部相同。在一些实施例中，对于更远离有源器件区820的环形光致抗蚀剂区，第二掩模层1550的环形掩模层区的宽度增加。在一些实施例中，第二掩模层1550的环形开口的宽度在1μm和5μm之间。在一些实施例中，最外侧的环形开口的宽度大于最内侧的环形开口的宽度。在一些实施例中，在对应于有源器件区820的第二掩模层1550中提供开口。在可替代实施例中，第二掩模层1550的环形掩模层区的最小宽度在1μm和5μm之间，而第二掩模层1550的环形开口的宽度在0.6μm和1.0μm之间。
回到图14，方法1400还包括：在框1440处，用中和物质对未掩模区进行注入，以部分地中和耦合区的导电性。在一些实施例中，注入物中和耦合区表面处的导电性。在一些实施例中，注入物中和耦合区底部处的导电性。在一些实施例中，注入的物质是氧、氮、氦、氩或硅中的一者或多者。在一些实施例中，注入能量在10keV至30keV之间。在一些实施例中，总注入剂量在5×1012cm-2和1.5×1014cm-2之间。
图16A至图16C示出了由图14中所示的方法1400的框1440修改的半导体器件1600的示例。图16B示出了通过图16A中所示的半导体器件1600的第一线A-A’的截面图。图16C示出了通过图16A中所示的半导体器件1600的第二线B-B’的截面图。
如图16A至图16C所示，对有源器件区820上方的第二掩模层1550和场区836的第二掩模层1550以及暴露表面进行第二离子注入1652。以上参考图4讨论这种注入的示例。如图16A和图16B中所示，选择注入物质使得注入物中和耦合路径1026的顶部处的层1654的导电性。与结1024的深度相比，层1654可以是薄的。这导致在层1654下面形成掩埋的耦合路径1626。此外，将注入物引入保护环1022之间的场区836的表面层中(即，在结1024上方)。
可以选择注入能量使得注入的离子不完全中和耦合路径1026的整个深度。因此，耦合路径1026的一部分在第二注入之后保留为掩埋的耦合路径1626。此外，离子束可以通过第二注入1652内的连续注入步骤以一个或多个角度引导到表面。
在一些实施例中，耦合区中的表面层是p-GaN层，该p-GaN层的掺杂浓度在5×1018cm-3和3×1019cm-3之间。在一些实施例中，注入的物质是氮、氧、氦、氩或硅中的一者或多者。在一些实施例中，由第二注入1652产生的层1654的厚度在500nm(纳米)和2000nm之间。
在一些实施例中，用不同能量的多重离子剂量进行第二注入1652。
选择总注入剂量以中和表面层的导电性。例如，对于具有2×1019cm-3的掺杂浓度的p-GaN表面层，以15keV和30keV之间的一个或多个能量在5×1013cm-2和5×1014cm-2之间的总注入剂量可用于氮注入。
回到图14，方法1400还包括：在框1445处，移除第二掩模层。图17A至图17C示出了由图14中所示的方法1400的框1445修改的半导体器件1700的示例。图17B示出了通过图17A中所示的半导体器件1700的第一线A-A’的截面图。图17C示出了通过图17A中所示的半导体器件1700的第二线B-B’的截面图。
如图17B所示，掩埋的耦合路径1626存在于剩余表面层中，该剩余表面层在环形导电表面层区之间的第一注入1042期间首先被第一掩模层938的掩模条带覆盖，随后在第二注入1652期间暴露。此外，保护环1022由包括结1024和层1654的低导电性区分离。
回到图14，方法1400还包括：在框1450处，在有源器件上形成接触电极。这些接触电极适合于有源器件；例如，场效应晶体管有源器件将包括源极接触和栅极接触。在一些实施例中，其中一个接触电极被施加到每个保护环的表面上，以在保护环的顶部提供低电阻金属并与保护环接触，从而以低电阻导电路径“约束”保护环。
图18A至18C示出了由图1400中所示的方法1400的框1450修改的半导体器件1800的示例。图18B示出了通过图18A中所示的半导体器件1800的第一线A-A’的截面图。图18C示出了通过图18A中所示的半导体器件1800的第二线B-B’的横截面视图。
如图18A至图18C所示，接触电极1858形成在有源器件区820上。接触电极不形成在耦合区上。在一些实施例中，保护环1022不具有接触电极。在一些实施例中，接触电极形成在保护环1022中的一个或多个保护环上。因此，一些实施例包括以多个金属区1859的形式形成接触电极，多个金属区在制造期间被设置在由与多个同心环形开口相邻的半导体材料形成的保护环的顶表面上。
在一些实施例中，接触电极1858包括n型接触电极和p型接触电极。在一些实施例中，接触电极1858包括p型接触电极。在一些实施例中，接触电极1858包括p型接触电极和肖特基接触电极。在一些实施例中，n型接触电极包括钛、氮化钛、铝或钼中的一者或多者。在一些实施例中，p型接触电极包括金、镍、铂或钯中的一者或多者。
回到图14，方法1400还包括：在框1455处，形成耦合到III族氮化物晶片的相对表面的金属层。该金属层形成有源器件的电极中的一者；例如，对于FET有源器件，该金属层将形成漏极接触。
图19A至图19C示出了由图1400中所示的方法1400的框1455修改的半导体器件1900的示例。图19B示出了通过图19A中所示的半导体器件1900的第一线A-A’的截面图。图19C示出了通过图19A中所示的半导体器件1900的第二线B-B’的横截面视图。
如图19A至图19C所示，金属电极1948形成在衬底834的与有源器件区820相对面上。在一些实施例中，衬底834是n-GaN，所述相对面是氮面。在一些实施例中，金属电极1948包括铬、铂、钯、铝、钛、氮化钛、镍、钒或银中的一者或多者。
图20示出了根据本发明的一些实施例的制造半导体器件的另一方法。参考图20，在框2010处，在III族氮化物衬底上提供有源器件区，该有源器件区包括在有源器件区的横向周边处的p-n结。在一些实施例中，有源器件区包括垂直JFET。在一些实施例中，有源器件区包括垂直MOSFET。在一些实施例中，有源器件区包括p-n结二极管、肖特基二极管或MPS二极管中的一者。在一些实施例中，有源器件区包括FET和二极管的组合。在一些实施例中，p-n结由表面p-GaN层和掩埋的n-GaN漂移区形成。在一些实施例中，最终有源区p-n结与下面讨论的框2015同时产生。
图21A和图21B示出了由图20中所示的方法2000的框2010提供的半导体器件2100的示例。图21A示出了半导体器件2100的平面图，图21B示出了通过图21A中所示的半导体器件2100的线D-D’的截面图。如图21A和图21B所示，半导体器件2100包括由场区2136围绕的有源器件区2120。场区2136不包括与有源器件区2120的周边具有相同掺杂类型的表面层。半导体器件2100还包括形成在衬底2134上的漂移区2128。
在一些实施例中，有源器件区2120和场区2136可以在漂移区2128上制造，漂移区2128可以是第一III族氮化物外延层。漂移区2128可以形成在衬底2134上，衬底2134可以是III族氮化物衬底。在一些实施例中，III族氮化物衬底是n-GaN衬底。在一些实施例中，Ⅲ族氮化物衬底的电阻率小于0.020欧姆-厘米或小于0.014欧姆-厘米。在一些实施例中，第一III族氮化物外延层是具有介于5×1015cm-3和5×1016cm-3之间的净掺杂浓度以及介于3μm和12μm之间的厚度的n-GaN层。在一些实施例中，有源器件区2120中的表面层是掺杂浓度为5×1018cm-3至3×1019cm-3并且厚度为0.5μm至1.0μm的再生长的p-GaN层。在一些实施例中，场区2136是第二III族氮化物外延层。在一些实施例中，场区2136是净掺杂浓度为5×1015cm-3至5×1016cm-3的n-GaN层。
在一些实施例中，有源器件区2120包括一个或多个垂直JFET。在一些实施例中，有源器件区2120包括一个或多个垂直MOSFET。在一些实施例中，有源器件区2120包括一个或多个肖特基二极管。在一些实施例中，有源器件区2120包括一个或多个p-n结二极管。在一些实施例中，有源器件区2120包括多于上述器件中的一者的器件。
回到图20，方法2000还包括：在框2015处，在有源器件区上方形成掩模层，在场区的同心环形区上具有开口。掩模层还包括将环形区中的两个或更多个环形区或环形区中的至少一个环形区连接到有源器件区的区。在一些实施例中，掩模层在有源器件区上还具有开口，例如以暴露垂直JFET的栅极区。
图22A至图22C示出了由图20中所示的方法2000的框2015修改的半导体器件2200的示例。图22B示出了通过图22A中所示的半导体器件2200的第一线A-A’的截面图。图22C示出了通过图22A中所示的半导体器件2200的第二线B-B’的截面图。
如图22A至图22C所示，掩模层2238形成在有源器件区2120的顶表面2239上和场区2136的部分的上方。场区2136上的掩模层2238的图案包括同心环形掩模层区2235，掩模层2238中的开口2237在一个或多个环形掩模层区2235之间交叉。掩模层开口穿过场区2136到达最后一个环形开口区的内边缘。此外，环形掩模层区2235存在于环形开口2237之间。
在一些实施例中，掩模层2238是厚度在1.5μm和3μm之间的光致抗蚀剂。在一些实施例中时，掩模层2238的环形掩模层区的最小宽度在0.6μm和1.0μm之间。在一些实施例中，掩模层2238的环形掩模层区的宽度全部相同。在一些实施例中，对于更远离有源器件区的环形光致抗蚀剂区域，掩模层2238的环形掩模层区的宽度增加。在一些实施例中，掩模层2238的环形开口的宽度在1mm和5mm之间。在一些实施例中，掩模层2238的最外侧的环形开口的宽度大于最内侧的环形开口的宽度。在一些实施例中，掩模层2238的环形开口之间的开口在0.6μm和1.0μm之间。
回到图20，方法2000还包括：在框2020处，使用离子注入对场区的未掩模区进行注入，以引入与场区类型相反的掺杂剂。例如，如果场区是n型，则将p型掺杂剂注入到场区中。在一些实施例中，场为n-GaN，p型掺杂剂为锌、铍、镁或钙中的一者。掩模层选择性地阻止掺杂剂离子的离子注入。在一些实施例中，p-GaN区的厚度在0.1μm和0.5μm之间。在一些实施例中，以在15keV和250keV之间的多种能量将注入物质注入。在一些实施例中，总注入剂量在5×1013cm-2和5×1014cm-2之间。
选择耦合区的宽度以在相邻的环形区之间或在环形区中的一个或多个环形区与有源器件区之间提供高表面电阻路径。例如，对于p-GaN区，目标表面电阻在105欧姆/平方和107欧姆/平方之间。在耦合区中形成的所得电阻连接是连接相邻的保护环的浅区。在一些实施例中，耦合区和保护环由p-GaN构成。
在一些实施例中，可以在掩模层中形成相邻的保护环之间的多个耦合区。这些多个耦合区可以关于有源器件区对称地或不对称地设置，并且可以在有源器件区的每侧或在相邻的保护环之间包括相同或不同数量的耦合区。
图23A至图23C示出了由图20中所示的方法2000的框2020修改的半导体器件2300的示例。图23B示出了通过图23A中所示的半导体器件2300的第一线A-A’的截面图。图23C示出了通过图23A中所示的半导体器件2300的第二线B-B’的截面图。
如图23A至图23C所示，对有源器件区2120上方的掩模层2238以及场区2136的掩模层2238和暴露的表面进行离子注入2342。选择注入物质使得注入的物质具有与场区2136相反的导电类型。允许在成为耦合路径2326的区中注入。此外，将注入物引入成为保护环2322的同心环形掩模层区之间的场区2136的表面。选择注入一种或多种剂量以及一种或多种能量，使得经注入的区在场区2136中达到期望的深度和表面电阻。离子束可以通过注入过程中的连续注入步骤以多个角度引导到表面。
在一些实施例中，场区2136是净掺杂浓度为5×1015cm-3至5×1016cm-3的n-GaN层。在一些实施例中，经注入的区是p-GaN。在一些实施例中，注入的物质是铍、镁或钙中的一者或多者。在一些实施例中时，经注入的区的厚度在0.1μm和0.5μm之间。在一些实施例中，以不同能量的多种剂量进行注入过程。在一些实施例中，注入物的最大能量在100keV和200keV之间。在一些实施例中，总注入剂量在1×10cm-2和2×10cm-2之间。在一些实施例中，总注入剂量在1×1014cm-2和2×1015cm-2之间。
回到图20，方法2000还包括：在框2025处，移除掩模层。此外，方法2000包括：在框2030处，激活注入的掺杂剂。这种激活可以包括在III族氮化物材料的顶表面上沉积保护层，然后在高达1500℃的温度下进行快速热退火处理。在一些实施例中，保护层包括厚度在500nm和2000nm之间的氮化硅、氮化铝或氮化铝硅中的一者。在一些实施例中，快速热退火处理在1200℃和1500℃之间的温度下进行30秒和300秒之间的时间。在一些实施例中退火工艺可以在有或没有保护层的情况下在高环境压力下(例如，在N2环境中在1GPa下)进行。在一些实施例中加热可以是一系列快速脉冲(例如微波)的结果。在一些实施例中，在热退火处理之后移除保护层。
图24A至图24C示出了由图20中所示的方法2000的框2025和框2030修改的半导体器件2400的示例。图24B示出了通过图24A中所示的半导体器件2400的第一线A-A’的截面图。图24C示出了通过图24A中所示的半导体器件2400的第二线B-B’的截面图。
如图24B所示，导电耦合区存在于暴露在环形导电区域之间的区域中。该导电耦合区包括耦合路径2326和保护环2322。如图24C所示，保护环2322被由掩模层2238覆盖的区外侧的未注入的场区2136隔开。
回到图20，方法2000还包括：在框2035处，在有源器件上形成接触电极。这些接触电极适合于有源器件；例如，FET有源器件将包括源极接触和栅极接触。在一些实施例中，其中一个接触电极被施加到每个保护环的表面上，以在保护环的顶部提供低电阻金属并与保护环接触，从而以低电阻导电路径“约束”保护环。
图25A至图25C示出了由图20中所示的方法2000的框2035修改的半导体器件2500的示例。图25B示出了通过图25A中所示的半导体器件2500的第一线A-A’的截面图。图25C示出了通过图25A中所示的半导体器件2500的第二线B-B’的截面图。
如图25A至图25C所示，接触电极2546形成在有源器件区2120上。然而，接触电极不形成在耦合路径2326上。在一些实施例中，保护环2322不具有接触电极。在其它实施例中，接触电极(未示出)形成在一个或多个保护环2322上方。
在一些实施例中，接触电极2546包括n型接触电极和p型接触电极。在一些实施例中，接触电极2546包括p型接触电极。在一些实施例中，接触电极2546包括p型接触电极和肖特基接触电极。在一些实施例中，n型接触电极包括钛、氮化钛、铝或钼中的一者或多者。在一些实施例中，p型接触电极包括金、镍、铂或钯中的一者或多者。
回到图20，方法2000还包括：在框2040处，形成耦合到III族氮化物晶片的相对表面的金属层。该金属层形成有源器件的电极中的一者；例如，对于FET有源器件，该金属层将形成漏极接触。
图26A至图26C示出了由图20中所示的方法2000的框2040修改的半导体器件2600的示例。图26B示出了通过图26A中所示的半导体器件2600的第一线A-A’的横截面视图。图26C示出了通过图26A中所示的半导体器件2600的第二线B-B’的截面图。
如图26A至图26C所示，金属电极2648形成在衬底2134的与有源器件区2120相对面上。在一些实施例中，衬底2134是n-GaN，该相对面是氮面。在一些实施例中，金属电极2648包括铬、铂、钯、铝、钛、氮化钛、镍、钒或银中的一者或多者。
图27示出了根据本发明的一些实施例的制造半导体器件的另一方法2700。参考图27，在框2710处，在III族氮化物衬底上提供有源器件区，所述有源器件区包括在有源器件区的横向周边处的p-n结。在一些实施例中，有源器件区包括垂直JFET。在一些实施例中，有源器件区包括垂直MOSFET。在一些实施例中，有源器件区包括p-n结二极管、肖特基二极管或MPS二极管中的一者。在一些实施例中，有源器件区包含FET和二极管的组合。在一些实施例中，p-n结由表面p-GaN层和掩埋的n-GaN漂移区形成。在一些实施例中，最终有源区p-n结与方法2700中的以下步骤同时产生。
图21A和图21B示出了由图27中所示的方法2700的框2710提供的半导体器件2100的示例。以上描述了图21A和图21B中所示的半导体器件2100。
回到图27，方法2700还包括：在框2715处，在有源器件区上方形成第一掩模层，在有源器件区外侧的场区中的同心环形区上方具有开口。在一些实施例中，掩模层在有源器件区上方还具有开口，例如以暴露垂直JFET的栅极区。
图28A至图28C示出了由图20中所示的方法2000的框2015修改的半导体器件2800的示例。图28B示出了通过图28A中所示的半导体器件2800的第一线A-A’的截面图。图28C示出了通过图28A中所示的半导体器件2800的第二线B-B’的截面图。
如图28A至图28C所示，第一掩模层2838形成在有源器件区2120的顶表面2121上和场区2136的部分的上方。场区2136上的第一掩模层2838的图案包括同心环形掩模层区2839。环形掩模层区存在于环形开口2837之间。
在一些实施例中，第一掩模层2838是厚度在1.5μm和3μm之间的光致抗蚀剂。在一些实施例中时，第一掩模层2838的环形掩模层区的最小宽度在0.6μm和1.0μm之间。在一些实施例中，第一掩模层2838的环形掩模层区的宽度全部相同。在一些实施例中，对于更远离有源器件区2120的环形光致抗蚀剂区，第一掩模层2838的环形掩模层区的宽度增加。在一些实施例中，第一掩模层2838的环形开口的宽度在1μm和5μm之间。在一些实施例中，最外侧的环形开口的宽度大于最内侧的环形开口的宽度。
回到图27，方法2700还包括：在框2720处，使用离子注入对场区的未掩模区进行注入，以引入与场区类型相反的掺杂剂。例如，如果场区是n型，则将p型掺杂剂注入到场区中。在一些实施例中，场为n-GaN，p型掺杂剂为锌、铍、镁或钙中的一者。掩模层选择性地阻止掺杂剂离子的离子注入。在一些实施例中，p-GaN区的厚度在0.1μm和0.5μm之间。在一些实施例中，以在15keV和250keV之间的多种能量将注入物质注入。在一些实施例中，总注入剂量在5×1013cm-2和5×1014cm-2之间。在一些实施例中，注入的p-GaN区的表面电阻(激活后)在10,000欧姆/平方和100,000欧姆/平方之间。
图29A至图29C示出了由图27中所示的方法2700的框2720修改的半导体器件2900的示例。图29B示出了通过图29A中所示的半导体器件2900的第一线A-A’的截面图。图29C示出了通过图29A中所示的半导体器件2900的第二线B-B’的截面图。
如图29A至29C所示，对有源器件区2120上方的第一掩模层2938进行第一离子注入2942，并且对场区2136的第一掩模层2938和暴露的表面进行第一离子注入2942。选择注入物质使得注入的物质具有与场区2136相反的导电类型。如图29B所示，注入物在将成为耦合区的区中被第一掩模层2938阻挡。如图29B和图29C所示，将注入物引入同心环形第一掩模层区之间的场区2136的表面，从而形成最内侧的保护环2922和保护环2923。
选择一种或多种第一注入剂量和一种或多种能量，使得经注入的区在场区2136中达到期望的深度和表面电阻。离子束可以通过第一注入2942内的连续注入步骤以多个角度引导到表面。
在一些实施例中，场区2136是具有介于5×1015cm-3和5×1016cm-3之间的净掺杂浓度的n-GaN层。在一些实施例中，经注入的区是p-GaN。在一些实施例中，注入的物质是铍、镁或钙中的一者或多者。在一些实施例中，经注入的区的厚度在0.1μm和0.5μm之间。在一些实施例中，以不同能量利用多种剂量进行第一注入2942。在一些实施例中，注入物的最大能量在100keV和200keV之间。在一些实施例中，总注入剂量在1×10cm-2和2×10cm-2之间。在一些实施例中，总注入剂量在1×1014cm-2和2×1015cm-2之间。
回到图27，方法2700还包括：在框2725处，移除第一掩模层。图30A至图30C示出了由图27中所示的方法2700的框2725修改的半导体器件3000的示例。图30B示出了通过图30A中所示的半导体器件3000的第一线A-A’的截面图。图30C示出了通过图30A中所示的半导体器件3000的第二线B-B’的截面图。如图30A至图30C所示，保护环2923被由第一掩模层2938覆盖的区域外侧的被未注入的场区2136隔开。
回到图27，方法2700还包括：在框2730处，在有源器件区上方和在由第一掩模层暴露的场区的同心环形区上形成第二掩模层。该第二掩模层提供将在框2720中注入的两个或更多个环形区或多个环形区中的至少一个环形区与有源器件区连接的开口。
图31A至图31C示出了由图27中所示的方法2700的框2730修改的半导体器件3100的示例。图31B示出了通过图31A中所示的半导体器件3100的第一线A-A’的截面图。图31C示出了通过图31A中所示的半导体器件3100的第二线B-B’的截面图。如图31A至31C所示，第二掩模层3150形成在有源器件区2120和场区2136的部分的上方，留下开口以在保护环2923之间和/或在有源器件区2120和最内侧的保护环2922之间形成耦合路径。
回到图27，方法2700还包括：在框2735处，用与场区类型相反的掺杂剂注入未掩模区，以在环形经注入的区中的两个或更多个环形经注入的区之间和/或在环形经注入的区中的一个或更多个环形经注入的区与有源器件区之间提供传导路径(“耦合区”)。在一些实施例中，场区是n-GaN，并且注入的掺杂剂是p型。在一些实施例中，注入的物质是锌、铍、镁或钙中的一者或多者。在一些实施例中，注入能量在15keV和60keV之间。在一些实施例中，总注入剂量在1×1012cm-2和5×1013cm-2之间。在一些实施例中，耦合区(激活后)的目标表面电阻在106欧姆/平方和107欧姆/平方之间。
图32A至32C示出了由图27中所示的方法2700的框2735修改的半导体器件3200的示例。图32B示出了通过图32A中所示的半导体器件3200的第一线A-A’的截面图。图32C示出了通过图32A中所示的半导体器件3200的第二线B-B’的截面图。如图32A至32C所示，对有源器件区2120上方第二掩模层3150以及场区2136的第二掩模层3150和暴露的表面进行第二离子注入3252。第二注入3252导致在相邻的保护环2923之间和/或在有源器件区2120和最内侧的保护环2922之间形成耦合路径3226。
回到图27，方法2700还包括：在框2740处，移除第二掩模层。在耦合区中形成的所得电阻连接是连接相邻的保护环的浅区。在一些实施例中，耦合区和保护环由p-GaN构成。在一些实施例中，可以形成相邻的保护环之间的多个耦合区。这些多个耦合区可以围绕有源器件区对称地或不对称地设置，并且可以由有源器件区的每侧或相邻的保护环之间的相同或不同数量的耦合区组成。
方法2700还包括：在框2745处，激活注入的掺杂剂。这种激活可以包括在III族氮化物材料的顶表面上沉积保护层，然后在高达1500℃的温度下进行快速热退火处理。在一些实施例中，保护层包括厚度在500nm和2000nm之间的氮化硅、氮化铝或氮化铝硅中的一者。在一些实施例中，快速热退火处理在1200℃至1500℃之间的温度下进行30秒至300秒之间的时间。在一些实施例中，在热退火处理之后移除保护层。
图33A至33C示出了由图27中所示的方法2700的框2740和框2745修改的半导体器件3300的示例。图33B示出了通过图33A中所示的半导体器件3300的第一线A-A’的截面图。图33C示出了通过图33A中所示的半导体器件3300的第二线B-B’的截面图。如图33A至图33C所示，保护环2923被场区2136的顶层隔开，并且耦合路径3226将有源器件区2120与保护环2923连接，包括最内侧的保护环2922。
回到图27，方法2700还包括：在框2750处，在有源器件上形成接触电极。这些接触电极适合于有源器件；例如，FET有源器件将包括源极接触和栅极接触。在一些实施例中，其中一个接触电极被施加到每个保护环的表面上，以在保护环的顶部提供低电阻金属并与保护环接触，从而以低电阻导电路径“约束”保护环。
图34A至34C示出了由图27中所示的方法2700的框2750修改的半导体器件3400的示例。图34B示出了通过图34A中所示的半导体器件3400的第一线A-A’的截面图。图34C示出了通过图34A中所示的半导体器件3400的第二线B-B’的截面图。如图34A至34C所示，接触电极3446形成在有源器件区2120上。接触电极不形成在耦合路径3226上。在一些实施例中，保护环2923不具有接触电极。在一些实施例中，接触电极(未示出)形成在保护环2923中的一个或多个保护环2923上，包括最内侧的保护环2922。
在一些实施例中，接触电极3446包括n型接触电极和p型接触电极。在一些实施例中，接触电极3446包括p型接触电极。在一些实施例中，接触电极3446包括p型接触电极和肖特基接触电极。在一些实施例中，n型接触电极包括钛、氮化钛、铝或钼中的一者或多者。在一些实施例中，p型接触电极包括金、镍、铂、钪或钯中的一者或多者。
回到图27，方法2700还包括：在框2755处，形成耦合到III族氮化物晶片的相对表面的金属层。该金属层形成有源器件的电极中的一者；例如，对于FET有源器件，该金属层将形成漏极接触。
图35A至35C示出了由图27中所示的方法2700的框2755修改的半导体器件3500的示例。图35B示出了通过图35A中所示的半导体器件3500的第一线A-A’的截面图。图35C示出了通过图35A中所示的半导体器件3500的第二线B-B’的横截面视图。如图35A至35C所示，金属电极3548形成在衬底2134的与有源器件区相对的面上。在一些实施例中，衬底2134是n-GaN，相对的面是氮面。在一些实施例中，金属电极3548包括铬、铂、钯、铝、钛、氮化钛、镍、钒或银中的一者或多者。
图36A至36C示出了以图1A至图1C中所示的半导体器件100开始的半导体器件3600的操作。更具体地，图36A至36C示出了通过图1A中所示的半导体器件100的第一线A-A’的截面图，其对应于图1B中所示的视图。随着有源器件区120两端的反向偏压增加，相邻的保护环122之间和/或最内侧的保护环121和有源器件区120之间的耦合路径126耗尽，此时相邻的结124上的电位相对于彼此浮动。这样，耦合路径126的行为类似于结FET，其中相邻的保护环122对充当“源极”和“漏极”，而漂移区充当“栅极”。当相邻的保护环122“浮动”时，最内侧的保护环121上的电位可相对于外侧保护环122增加，从而使有源器件区120和漂移区之间的横向电位降跨越保护环结构横向扩展，以减小横向电场。
图36A示出了当施加的电压低时的半导体器件3600。如图36A所示，耦合路径126中的每一个可表现为JFET 3670。栅极(未示出)可以存在于有源器件区120内。可以对应于保护环122形成多个耗尽区3672。如图36B中所示，随着施加的电压增加，最接近栅极的JFET3670可以关断，并且对应的多个耗尽区3672可以合并。另外，如图36C所示，随着所施加的电压进一步增加，所有JFET 3670可以关断，并且所有耗尽区3672可以合并。在图36C中所示的示例中，保护环122可以是浮动的。
应当理解，附图不是按比例绘制的，并且使用相同的附图标记来表示相同的元件。如本文所使用的，术语“示例实施例”、“示例性实施例”和“当前实施例”不一定是指单个实施例，尽管在不脱离本发明的范围或精神的情况下，可以容易地组合和互换各种示例实施例。此外，此处使用的术语仅用于描述示例实施例的目的，而不旨在作为对本发明的限制。在这方面，如本文所使用的，术语“在…中”可以包括“在…中”和“在…上”，并且术语“一”、“一个”和“所述”可以包括单数和复数引用。此外，如本文所使用的，术语“通过”也可以指“根据”。此外，如本文所使用的，术语“如果”也可以指“当…时”或“一旦…”，这取决于上下文。此外，如本文所使用的，词语“和/或”可指包含一个或多个相关联的所列项目的任何可能的组合。
应当理解，尽管术语“第一”、“第二”、“第三”等在此可用于描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、一个部件、一个区、一个层或一个部分与另一个区、另一个层或另一个部分区分开。因此，在不背离本发明的教导的情况下，下面讨论的第一元件、第一部件、第一区、第一层或第一部分可以被称为第二元件、第二部件、第二区、第二层或第二部分。
本申请中使用的术语“水平”被定义为与晶片或衬底的常规平面或表面平行的平面，而与晶片或衬底的取向无关。术语“垂直”指垂直于上述水平的方向。介词，例如“在…上”、“侧”(如“侧壁”中)、“下方”、“上方”、“较高”、“较低”、“上”、“下”相对于晶片或衬底的顶表面上的常规平面或表面来定义，而不管晶片或衬底的取向如何。应当理解，除了附图中描绘的取向之外，这些术语旨在包括器件的不同取向。
应当理解，尽管以特定顺序示出了方法的多个框，但该顺序可以在不同的实施例中改变。在不背离本发明的教导的情况下，可以将方法内的单个框或一组框移动到方法内的不同位置。
应当理解，所附权利要求不限于附图中所示的精确配置。本领域普通技术人员将认识到，在不脱离本发明的范围的情况下，可以在上述方法和器件的设置和步骤中进行各种修改、替代和变化。

Claims (38)

1.一种半导体器件，包括：
有源器件区；
多个保护环，所述多个保护环以围绕所述有源器件区的第一同心图案进行设置；
多个结，所述多个结以围绕所述有源器件区的第二同心图案进行设置，其中所述多个结中的至少一个结设置在所述多个保护环中的两个相邻的保护环之间，并且所述多个结具有与所述多个保护环不同的电阻率；和
多个耦合路径，其中所述多个耦合路径中的至少一个耦合路径被设置成连接所述多个保护环中的两个相邻的保护环。
2.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的至少另一个耦合路径被设置成将所述保护环中的第一保护环与所述有源器件区连接。
3.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的顶表面被设置成平行于所述多个保护环的顶表面。
4.根据权利要求3所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的宽度从所述多个耦合路径中的所述至少一个耦合路径的所述顶表面到所述多个耦合路径中的所述至少一个耦合路径的底部是减小的。
5.根据权利要求1所述的半导体器件，其中，所述多个结具有比所述多个保护环更高的电阻率。
6.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的顶表面设置在所述多个保护环的顶表面下方。
7.根据权利要求6所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的宽度从所述多个耦合路径中的所述至少一个耦合路径的所述顶表面到所述多个耦合路径中的所述至少一个耦合路径的底部是减小的。
8.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的深度小于所述多个保护环的深度。
9.根据权利要求1所述的半导体器件，还包括：设置在所述多个保护环的顶表面上的多个金属区。
10.一种方法，包括：
在具有有源器件区和围绕所述有源器件区的场区的半导体材料上形成第一掩模，其中所述第一掩模形成为至少覆盖所述有源器件区、覆盖所述场区内的第一同心图案的环、以及覆盖所述场区内的所述第一同心图案的环中的第一环与所述有源器件区或所述第一同心图案的环中的第二环中的至少一者之间的连接器；以及
执行将中和物质注入到所述场区内的多个结中，其中所述多个结以围绕所述有源器件区的第二同心图案进行设置，并且所述多个结中的至少一个结设置在所述第一同心图案的环中的两个相邻的环之间；
其中所述第一掩模阻止所述中和物质到达所述有源器件区的顶表面、到达所述场区内的所述第一同心图案的环的顶表面、以及到达所述场区内的所述连接器的顶表面。
11.根据权利要求10所述的方法，其中，所述中和物质包括氧、氮、氦、氩、硅或铁中的至少一者。
12.根据权利要求10所述的方法，其中，所述中和物质的注入降低所述半导体材料的导电性。
13.根据权利要求10所述的方法，其中，注入的中和物质的一部分从所述多个结横向扩展到所述连接器的所述顶表面下方的所述连接器的一部分中。
14.根据权利要求10所述的方法，其中，以相对于所述连接器的所述顶表面的法线的角度注入所述中和物质。
15.根据权利要求10所述的方法，还包括：
移除所述第一掩模；
在所述半导体材料上方形成第二掩模，其中所述第二掩模形成为至少覆盖所述有源器件区和所述场区内的所述第一同心图案的环；以及
执行将所述中和物质注入到所述多个结和所述连接器中；
其中所述第二掩模阻止所述中和物质到达所述有源器件区的所述顶表面以及到达所述场区内的所述第一同心图案的环的所述顶表面。
16.根据权利要求10所述的方法，其中，所述第一同心图案的环中的每个环的宽度从所述第一同心图案的环中的每个环的顶表面到所述第一同心图案的环的每个环的底部是减小的。
17.一种半导体器件，包括：
有源器件区；
围绕所述有源器件区的第一保护环；
围绕所述有源器件区的第二保护环；
在所述第一保护环和所述第二保护环之间的结区，其中所述结区包括：
结，所述结具有不同于所述第一保护环和所述第二保护环的电阻率；和
耦合路径，所述耦合路径被设置成电连接所述第一保护环和所述第二保护环。
18.根据权利要求17所述的半导体器件，其中，所述耦合路径具有与所述第一保护环和所述第二保护环相同的电阻率。
19.根据权利要求17所述的半导体器件，其中，所述结具有比所述第一保护环和所述第二保护环更高的电阻率。
20.根据权利要求19所述的半导体器件，其中，所述耦合路径的宽度从所述耦合路径的顶表面到所述耦合路径的底部是减小的。
21.根据权利要求17所述的半导体器件，其中，所述耦合路径被设置成将所述第一保护环与所述有源器件区连接。
22.根据权利要求17所述的半导体器件，其中，所述耦合路径的顶表面被设置成平行于所述第一保护环和所述第二保护环的顶表面。
23.根据权利要求17所述的半导体器件，其中，所述耦合路径的顶表面设置在所述第一保护环和所述第二保护环的顶表面的下方。
24.根据权利要求23所述的半导体器件，其中，所述耦合路径的宽度从所述耦合路径的所述顶表面到所述耦合路径的底部是减小的。
25.一种方法，包括：
在具有有源器件区和围绕所述有源器件区的场区的半导体材料上形成第一掩模，其中所述第一掩模在场区上方具有多个同心环形开口，并且所述第一掩模具有多个连接器开口，所述多个连接器开口在所述多个同心环形开口中的第一环形开口与所述有源器件区或所述多个同心环形开口中的第二环形开口中的至少一者之间；
通过所述多个同心环形开口和所述多个连接器开口执行将第一类型的第一掺杂剂注入到半导体材料中；
移除所述第一掩模；以及
激活所述第一类型的第一掺杂剂。
26.根据权利要求25所述的方法，其中，所述场区包括第二类型的第二掺杂剂，并且所述第一类型不同于所述第二类型。
27.根据权利要求25所述的方法，其中，所述第一掺杂剂包括锌、铍、镁或钙中的至少一者。
28.根据权利要求27所述的方法，其中，所述场区包括n型GaN。
29.根据权利要求25所述的方法，其中，与所述多个连接器开口中的至少一个连接器开口相邻的所述半导体材料的顶表面被设置成平行于与所述多个同心环形开口相邻的所述半导体材料的顶表面。
30.根据权利要求25所述的方法，其中，与所述多个连接器开口中的至少一个连接器开口相邻的所述半导体材料的顶表面被设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面的下方。
31.根据权利要求25所述的方法，还包括：形成多个金属区，所述多个金属区设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面上。
32.一种方法，包括：
在具有有源器件区和围绕所述有源器件区的场区的半导体材料上形成第一掩模，其中所述第一掩模在所述场区上方具有多个同心环形开口；
通过所述多个同心环形开口执行将第一类型的第一掺杂剂注入到所述半导体材料中的第一注入；
移除所述第一掩模；
在所述半导体材料上方形成第二掩模，其中所述第二掩模具有多个连接器开口，所述多个连接器开口设置在由所述第一注入形成的所述场区内的第一环与所述有源器件区或由所述第一注入形成的所述场区内的第二环中的至少一者之间；
通过所述多个连接器开口执行将所述第一类型的第一掺杂剂注入到所述半导体材料中的第二注入；以及
激活所述第一类型的第一掺杂剂。
33.根据权利要求32所述的方法，其中，所述场区包括第二类型的第二掺杂剂，并且所述第一类型不同于所述第二类型。
34.根据权利要求33所述的方法，其中，所述第一掺杂剂包括锌、铍、镁或钙中的至少一者。
35.根据权利要求32所述的方法，其中，所述场区包括n型GaN。
36.根据权利要求32所述的方法，其中，与所述多个连接器开口中的至少一个连接器开口相邻的所述半导体材料的顶表面被设置成平行于与所述多个同心环形开口相邻的所述半导体材料的顶表面。
37.根据权利要求32所述的方法，其中，与所述多个连接器开口中的至少一个连接器开口相邻的所述半导体材料的顶表面设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面下方。
38.根据权利要求32所述的方法，还包括：形成多个金属区，所述多个金属区设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面上。
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