JP6261122B2 - ３次元的な表面電界緩和が増強された半導体デバイス - Google Patents

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Description

本発明の実施形態は、半導体デバイスに関する。
集積回路（ＩＣ）および他の電子デバイスは多くの場合、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、または単純にＭＯＳトランジスタもしくはデバイスとも称される、相互接続された電界効果トランジスタ（ＦＥＴ）の構成を含む。一般的なＭＯＳトランジスタは、制御電極としてのゲート電極と、離間されたソース電極およびドレイン電極とを含む。ゲート電極に印加される制御電圧が、ソース電極とドレイン電極との間の制御可能な導電性チャネルを通じた電流の流れを制御する。
電力トランジスタデバイスは、運動制御、エアバッグ配備、および自動車燃料噴射器ドライバのような電力用途に存在する高電流および電圧に耐えるように設計されている。１つのタイプの電力ＭＯＳトランジスタは、側方拡散金属酸化膜半導体（ＬＤＭＯＳ）トランジスタである。ＬＤＭＯＳデバイスにおいて、チャネル領域とドレイン領域との間にドリフト空間が設けられる。
ＬＤＭＯＳデバイスは、デバイス端子のすべてが基板電位に対してレベルシフトされているハイサイド構成において動作するように設計されている場合がある。ハイサイド動作のために構成されているデバイスは、ハイサイドおよびローサイドにそれぞれのＬＤＭＯＳデバイスを有するＤＣ−ＤＣコンバータ内の電力スイッチに適用されている。ハイサイド対応可能デバイスは、ＬＤＭＯＳデバイスのボディ領域から下方にある基板へと直接突き抜ける経路を防止するように設計され得る。
ＬＤＭＯＳデバイスは、自動車用途のような、４０ボルトを超える動作電圧を含む用途において使用されることが多い。そのような高電圧をドレインに印加する結果として生じる絶縁破壊は多くの場合、ＬＤＭＯＳデバイス設計内の表面電界緩和（リサーフ；ＲＥＳＵＲＦ）構造を通じて防止される。リサーフ構造は、垂直方向および横方向（側方）の両方においてＬＤＭＯＳデバイスのドリフト空間を空乏化するように設計され、それによって、ドリフト領域における表面付近において電界が低減され、従ってデバイスのオフ状態絶縁破壊電圧（ＢＶｄｓｓ）が上昇する。
一般的に、ＢＶｄｓｓとドレイン−ソースオン抵抗（Ｒｄｓｏｎ）との間にはトレードオフが存在する。ＢＶｄｓｓは、そのデバイスについての達成可能な出力定格電圧を決定する。Ｒｄｓｏｎは、所与の量の電流、たとえば、そのデバイスの定格電流または電力を取り扱うのに必要とされるデバイス面積を決定する。より高いＢＶｄｓｓレベル（および、それゆえにより高い動作電圧）を達成するためのデバイスを設計することは多くの場合、Ｒｄｓｏｎの増大（および、従って単位面積当たりの定格電流の低下）を犠牲にする。たとえば、ＢＶｄｓｓレベルはデバイスのドリフト空間の長さを増大させること、またはドリフト空間のドーパント濃度を低減することによって増大し得、これらの両方がＲｄｓｏｎを増大させる。逆に、Ｒｄｓｏｎを低減する（従って、単位面積当たりの定格電流を増大させる）ようにデバイスを設計することによって、ＢＶｄｓｓレベルを低下させる（従って、動作電圧を低下させる）ことになる。たとえば、ドリフト空間内のドーパント濃度をより高くすることによって、ＢＶｄｓｓが低下することを犠牲としてＲｄｓｏｎが低下する。他のＲｄｓｏｎ低減技法は、デバイス面積を増大させること、および従って、デバイスの製造費用を増大させることを含む。
パルタサラティらによる非特許文献１には、特定のドレインプロファイルを有するリサーフＬＤＭＯＳについて記載されている。
エレクトロン・デバイス・レターズ（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、ＩＥＥＥ、第２３巻、第４号、ｐ．２１２−２１４
３次元的な表面電界緩和が増強された半導体デバイスを提供する。
３次元的な表面電界緩和（３Ｄ ＲＥＳＵＲＦ）効果が増強された側方拡散金属酸化膜半導体（ＬＤＭＯＳ）ならびに他の電力トランジスタデバイスおよび電子装置の実施形態が説明される。デバイスおよび装置の実施形態は、ノッチ（切り欠き）部分を含むドーパントプロファイルを有して構成されたドリフト領域を有してもよい。ドーパントプロファイルは、デバイスの導電路に直交する横方向において、またはそれに沿って切り欠きされてもよい。たとえば、ドーパントプロファイルは、ソースおよびドレイン領域がそれに沿って互いに離間される横方向に直交する横方向に沿って切り欠きされてもよい。リサーフ効果の増強は、開示されているデバイスの実施形態の絶縁破壊電圧レベル（ＢＶｄｓｓ）を、２次元的なリサーフ効果によって達成されるレベルを超えて引き延ばすことができる。
いくつかの実施形態において、切り欠きドーパントプロファイルは、ドレイン領域との接合部分に沿ったドリフト領域内の櫛形構造を含む。櫛構造は周期的な切り欠きパターンを含んでもよい。パターン内の各切り欠きまたは溝は、ｐ型エピタキシャル層のドリフト領域が形成される部分のような、低濃度ドープｐ型半導体材料を充填されるか、またはそれを含んでもよい。櫛構造に沿った接合部分は、それに沿って切り欠きパターンが形成される横方向からのドリフト領域の空乏化を増強することができる。そのような利点は、インプラント層または作製段階を追加することなく達成される。
ドリフト領域の切り欠きドーパントプロファイルは、ドリフト領域における、その下の、または他の様態で付近の空乏化を促進するためにともにドリフト領域を縮小する、ドリフト領域の他の特徴と組み合わされてもよい。たとえば、ドリフト領域はオープンドレイン構造を呈してもよく、ドレインの下の、ドリフト領域のカットオフ部分または内側端部がドリフト領域内の開口を画定する。カットオフ部分または端部は、ドレイン領域付近の（ドリフト領域を形成するのに使用される）ウェル領域の同様のカットオフ部分または端部のアーチファクトであってもよい。開口は、切り欠きドーパントプロファイルを呈するための１つ以上の切り欠き境界を有してもよい。オープンドレイン構造は、ドレイン付近でドリフト領域を縮小することによって長いドリフト長（たとえば、５μｍを超えるトレンチ分離長）を有するデバイスに対するリサーフ効果を増強することができ、それによってＢＶｄｓｓレベルを最大１３０ボルトまで増大させるが、オープンドレイン構造を切り欠き境界と組み合わせて櫛構造を形成することによって、さらに空乏化を増強することができる。ＢＶｄｓｓレベルは、１３０ボルトを超えて、たとえば、最大１３９ボルトにさらに増大されることができる。オープンドレイン構造および切り欠きドレイン側境界の組合せを有する実施形態に関連して説明されるが、開示される実施形態の切り欠きドーパントプロファイルは、ウェル領域内に注入されたドーパントが拡散した後にドリフト領域がドレイン領域を通じて横方向（側方）に延在する、閉ドレイン構造に組み込まれてもよい。
切り欠きドーパントプロファイルは、開示されるデバイスの実施形態のＢＶｄｓｓを向上させるための多次元リサーフ効果（たとえば、側方および垂直）を提供することができる。しかしながら、リサーフ効果の利点は、オフ状態絶縁破壊電圧レベル（ＢＶｄｓｓ）とオン状態抵抗値（Ｒｄｓｏｎ）との間のトレードオフに設計上の柔軟性を付加することによって達成される。従って、ＢＶｄｓｓおよびＲｄｓｏｎの値は、ドーパントプロファイル内の切り欠きの幅（またはサイズ）および間隔を調整することによって、特定のデバイスまたは用途に対して調整またはカスタマイズされ得る。幅および間隔は、本開示に応じて構成されるデバイスの設計中に操作されるべき追加の変数または自由度を提供する。ＢＶｄｓｓとＲｄｓｏｎとの間の最適なバランスは、切り欠き、または切り欠きの間の領域の幅を調整することによって達成され得る。そのように設計上の柔軟性が付加されることによって、開示されるデバイスの実施形態の他の電気的特性が最適化または調整されることが可能になり得る。たとえば、衝突イオン化によって生成されるホットキャリアが、設計最適化全体を通じてＢＶｄｓｓまたはＲｄｓｏｎを犠牲にすることなく最小限に抑えられ得る。そのような最適化またはカスタマイズは、作製工程段階を変更または追加することなく提供され得る。
下記、ドレイン領域を包囲するドリフト領域境界に沿った周期的な櫛形状開口（またはドレイン領域付近の櫛形状ドーパントプロファイル）を有する実施形態に関連して説明するが、いくつかの他のパターンまたは構造が可能である。たとえば、境界は櫛形状である必要はない。切り欠きのサイズおよび形状は示されている例とは異なってもよい。切り欠き（および／または切り欠きによって画定される突起）は、示されている櫛形状境界以外の三角形、台形、楕円形、正弦曲線形、または他の断面形状を有してもよい。本明細書の記載の通り、切り欠きおよび／またはドレイン領域の横方向の広がりも異なってよい。
下記、ｎチャネルＬＤＭＯＳトランジスタに関連して説明するが、開示されるデバイスは特定のトランジスタ構成に限定されない。たとえば、開示されるデバイスの特徴の適用は、ＬＤＭＯＳまたは他の電力ＭＯＳトランジスタに限定されない。開示されるデバイスの１つ以上の特徴は、たとえば、バイポーラトランジスタを含む他のデバイス構成に適用されてもよい。開示されるデバイスのドリフト領域は、広範な電力電子デバイスにおいて有用であり得る。ドリフト領域はまた、１つの特定のタイプのリサーフ構成に限定されない。開示されるデバイスは、単一、二重、または他のリサーフ構造配列を含む各種のリサーフ構造を有してもよく、それらの各々が本明細書において「リサーフトランジスタ」と称される場合がある。
説明を簡便にするために、また一切の限定を意図せず、本明細書においてｎチャネルＬＤＭＯＳデバイスが説明され示されている。従って、ｐ型アイランドまたは他の領域がｎ型ドリフト領域に対して記載される。しかしながら、ｐチャネルおよび他の型のデバイスが、たとえば、反対の導電型の半導体領域に置き換えることによって設けられてもよいため、開示されるデバイスはｎチャネルデバイスには限定されない。従って、たとえば、下記に説明する例における各半導体領域、層または他の構造は、下記の例において特定されている型とは反対の導電型（たとえば、ｎ型またはｐ型）を有してもよい。
一実施形態に応じて構成されている切り欠きドーパントプロファイルを有するドリフト領域を有する例示的なＬＤＭＯＳトランジスタの概略部分断面図。 アニーリング段階の後のドリフト領域を示す図１の例示的なＬＤＭＯＳトランジスタの概略部分断面図。 一実施形態に応じた切り欠きドーパントプロファイルを有するドリフト領域を有する例示的なＬＤＭＯＳトランジスタの平面図。 一実施形態に応じた切り欠きドーパントプロファイルを有するＬＤＭＯＳトランジスタを構築するための例示的な作製順序のフローチャート。 導電路に直交する横方向位置の関数としての、アニーリング段階の前後のドリフト領域内のドーパントレベルのグラフ図。
構成要素および図面は必ずしも原寸に比例しておらず、代わりにさまざまな実施形態の原理を示すことに重点が置かれている。さらに、図面において、同様の参照符号は種々の図全体を通じて対応する部分を示している。
図１は、一実施形態に応じて構築されているｎチャネルＬＤＭＯＳデバイス２０の一例の概略断面図である。デバイス２０はリサーフトランジスタとして構成されてもよい。デバイス２０は半導体基板２２を含み、当該半導体基板はいくつかのエピタキシャル層２４を含む。この例において、半導体基板２２は、原基板２６上に成長される単一のｐ型エピタキシャル層Ｐ−ＥＰＩを含む。原基板２６は、いくつかの場合において、複数のエピタキシャル層を有するもののような高濃度ドープｐ型基板であってもよい。デバイス２０は、これに代えてまたはこれに加えて、１つ以上のデバイス領域が形成される非エピタキシャル層を含んでもよい。半導体基板２２の層のいずれか１つ以上はシリコンを含んでもよい。半導体基板２２の構造、材料、および他の特性は、示されている例とは異なってもよい。たとえば、半導体基板２２はシリコン・オン・インシュレータ（ＳＯＩ）構造を含んでもよい。追加、より少ない、または代替的な層が半導体基板２２に含まれてもよい。たとえば、任意の数の追加の半導体および／または非半導体層が含まれてもよい。従って、開示されるデバイスは、たとえば、バルクシリコン基板またはエピタキシャル成長層を含む基板には限定されず、代わりに広範な他のタイプの半導体基板によって支持されてもよい。
デバイス２０のデバイスエリア２８が図１に描かれている。いくつかの実施形態においては、デバイスエリア２８の一方の側または半分のみが示されている。たとえば、デバイスエリア２８は側方に対称であり、従って図示されている部分を鏡像とした部分を含んでもよい（たとえば、図２および図３参照）。
デバイスエリア２８は、半導体基板２２における１つ以上のドープデバイス分離層または領域（図示せず）によって画定されてもよい（たとえば、エピタキシャル層２４）。１つ又は複数のドープ分離層または１つ又は複数の領域は、デバイスエリア２８を横方向においてかつ／または他の様態で包囲してもよい。これらの層または領域は、デバイスエリア２８を基板２２の残りの部分（または原基板２６）から隔てる障壁または絶縁層として作用する。いくつかの場合において、埋め込みｎ型層が半導体基板２２に形成または配置されてもよい。たとえば、埋め込みｎ型層は、半導体基板２２に、そのエピタキシャル層２４を成長させる前に形成されてもよい。埋め込みｎ型層は、活性エリア２８を原基板２６から隔てる障壁または絶縁層として作用するためにデバイスエリア２８を通じて（たとえば、デバイスエリア２８の下に）側方に延在してもよい。埋め込みｎ型層は、これに代えてまたはこれに加えて、下記に説明するリサーフ効果をサポートするためにドリフト領域の空乏化を補助してもよい。埋め込みｎ型層は、デバイスエリア２８を包囲する複数のドープデバイス分離領域（図示せず）のうちの１つを構成してもよい。たとえば、中濃度または高濃度ドープｎ型分離ウェル（図示せず）が、デバイスエリア２８を横方向において包囲してもよい。分離ウェルは環形状であってもよい。分離ウェルは、デバイスエリア２８の側方周縁の外側で、またはそれに沿って、埋め込みｎ型層上に接して、または他の様態でその上方に配置されてもよい。上述の分離領域のうちの１つ以上は、パンチスルー防止を含む、高電圧（ＨＶ）動作（たとえば、デバイス２０の端子が、一般的には接地されている半導体基板２２に対してレベルシフトされているハイサイド動作）のためのドーパント濃度レベルを有し、かつ／または他の様態でそのために構成されてもよい。任意の数のデバイス分離ウェル、シンク、または埋め込み層が互いに接続されてもよい。追加、より少ない、または代替的なデバイス分離層または領域が半導体基板２２に設けられてもよい。
デバイス２０は、半導体基板２２にデバイス本体またはボディ領域３０を含む。この例において、ボディ領域３０は、基板２２のエピタキシャル層２４内に形成されるｐ型ウェルである。ｐ型ウェルは、高電圧動作（たとえば、ハイサイド動作）のために構成されてもよい。ボディ領域３０は、半導体基板２２におけるボディ領域３０のｐ型ウェル内にまたは他の様態でその上方に形成される１つ以上の高濃度ドープｐ型ボディコンタクト領域または電極３２を介してバイアスされてもよい。各コンタクト領域３２のドーパント濃度は、ボディ領域３０への抵抗接触を確立するのに十分なレベルであってもよい。
デバイス２０は、半導体基板２２における高濃度ドープソース領域３４およびドレイン領域３６を含む。ソース領域３４とドレイン領域３６とは、図１の断面に示す横方向位置において互いから横方向（側方）に離間されている。いくつかの実施形態において、ソース領域３４およびドレイン領域３６は、追加のまたは代替的な側方間隔を有してもよい。任意の数のソース領域３４またはドレイン領域３６が設けられてもよい。ドレイン領域３６は図示のように、ソース領域３４の中央に置かれるか、もしくは他の様態でその間に配置される必要はなく、またはそれによって横方向において包囲される必要もない。この例において、ソース領域３４およびドレイン領域３６は、エピタキシャル層２４のｎ型ドープ部分である。高濃度ドープｎ型ソース領域３４は、ボディ領域３０の中に、上に接して、かつ／または他の様態でその上方に配置される。高濃度ｎ型ドープドレイン領域３６は、図１に示す横方向に沿ってボディ領域３０から離間されている。そのような離間が、ソース領域３４とドレイン領域３６との間のデバイスの導電路を画定する。従って、導電路は図１に示す横方向に沿って配向されてもよい。領域３４、３６、またはそれらの一部分は、ソース領域３４およびドレイン領域３６をバイアスするための抵抗接触を確立するのに十分なレベルのドーパント濃度を有してもよい。一般的なＬＤＭＯＳ構成において、ドレイン領域３６はソース領域３４に対する相対的に高いドレインーソース電圧Ｖｄｓにバイアスされる。
デバイス２０は、半導体基板２２の表面４０の上に接して、またはその上方に形成される１つ以上のゲート構造３８を含む。ゲート構造３８は、ソース領域３４とドレイン領域３６との間に配置される。いくつかの実施形態において、ゲート構造３８は、図２および図３に示すようにデバイスエリア２８内で中央または内部に位置し得るドレイン領域３６を包囲している。代替的に、ゲート構造３８は、２つのトランジスタが同じドレイン領域３６を共有するために対称に配置される二重ゲートフィンガ構造に配列されてもよい。ゲート構造３８はゲート誘電体（図示せず）の上に接して、またはその上方に位置する。たとえば、ゲート誘電体は表面４０上に堆積または他の様態で形成されるシリコンジオキサイド（またはオキサイド）を含んでもよい。各ゲート構造３８は、ゲート誘電体の上に接してまたはその上方に導電性ゲート層（たとえば、ポリシリコン板）を含み、ゲート誘電体は導電性ゲート層を基板２２から絶縁する。ゲート構造３８は、ゲート構造３８の側方端部に沿って配置される１つ以上の誘電体側壁スペーサ４２を含んでもよい。側壁スペーサ４２は、表面４０に沿ったシリサイド短絡を防止するためにシリサイド遮断物として作用するために側方端部を被覆してもよい。側壁スペーサ４２は、ゲート構造３８の導電性構成要素をソース領域３４およびデバイス領域２８の他の領域から隔てるための間隔を提供してもよい。この例において、側壁スペーサ４２のうちの１つは、ソース領域３４の端部の画定における位置整合に使用される。
ゲート構造３８の構成は異なってもよい。ゲート構造３８の構成は、複数の導電層（たとえば、ポリシリコン板）を含んでもよい。ゲート構造３８の構成要素、材料、および他の特性は、示されている例とは異なってもよい。
いくつかのシャロー・トレンチ・アイソレーション（ＳＴＩ）領域４４が、半導体基板２２において表面４０に形成されてもよい。この実施形態において、ＳＴＩ領域４４は、ゲート構造３８を、ドレイン領域３６に印加される高電圧から離間する。これらのおよび他のＳＴＩ領域４４は、ゲート構造３８の酸化物層へのホットキャリア注入（ＨＣＩ）を防止または最小限に抑えるように構成されてもよい。
ボディコンタクト領域３２およびソース領域３４、ならびにデバイス２０の構成要素をバイアスするための他の領域のような、さまざまなコンタクト領域を絶縁または隔てるために、半導体基板２２に他のＳＴＩ領域が配置されてもよい。たとえば、分離コンタクト領域および基板コンタクト領域は、ＳＴＩ領域４４のうちの１つによって隔てられてもよい。
デバイス２０は、ソース領域３４およびドレイン領域３６に、またはその付近に１つ以上の低濃度または中濃度ドープ遷移領域（たとえば、ｎ型低濃度ドープドレイン、またはＮＬＤＤ領域）を有して構成されてもよい。各遷移領域は、ソース領域３４および／またはドレイン領域３６と接続して形成される拡散領域であるか、またはそれを含んでもよい。そのような遷移領域は、ソース領域３４またはドレイン領域３６付近のエリア以外のエリア内を含む、表面４０にある、またはその付近の電界を制御するのを補助することができる。この例において、デバイス２０は、ソース領域３４に隣接するＮＬＤＤ領域４６を含む。ＮＬＤＤ領域４６は、図示のようにゲート構造３８の下で側方に延在してもよい。
ゲート構造４４がバイアスされると、電荷担体（この場合は電子、代替的には正孔）が１つ以上のチャネルエリアまたは領域４８内に蓄積する。各チャネル領域４８（またはその一部分）は、ゲート構造３８の下のボディ領域３０内に位置してもよい。この例において、電子が蓄積する結果として、チャネル領域４８内で、半導体基板２２の表面４０付近においてｐ型ボディ領域３０からｎ型導電層またはエリアへと電荷が反転する。十分な量の電荷担体が導電層またはエリア内に蓄積すると、電荷担体はチャネル領域４８を通じてソース領域３４からドレイン領域３６へと流れることが可能になる。
チャネル領域４８は、ゲート構造３８にバイアスが印加される結果として電荷反転または蓄積が発生する、半導体基板２２における他の領域またはエリアを含んでもよい。電荷担体はまた、ボディ領域３０の外側またはそれを超えて蓄積してもよい。たとえば、電荷担体はボディ領域３０に隣接するエピタキシャル層２４の領域内に蓄積してもよい。このエリアは、いくつかの場合において、デバイス２０の蓄積領域の一部分とみなされてもよい。チャネル領域４８および蓄積領域は、デバイス２０の導電領域または経路の一部分を形成してもよい。
デバイス２０の導電路は、電荷反転が発生する領域、またはゲート構造３８に印加されるバイアス電圧によって導電が可能になるかもしくは増強される領域には限定されない。従って、デバイス２０の導電路または領域は、表面４０にあるかまたはその付近の領域には限定されない。たとえば、導電路は、それを通じて電荷担体がドリフトしてドレイン領域３６に達する、ＬＤＭＯＳデバイスのドリフト領域５０の一部分を含む。ドリフト領域５０は、ドレイン領域３６とチャネル領域４８とを電気的に結合してもよい。この例において、ドリフト領域５０は、ＳＴＩ領域４４の下のｎ型ウェル５２の一部分と対応する。デバイス２０のドリフト領域５０に関するさらなる詳細を下記に記載する。
ｎ型ウェル領域５２は、ゲート構造３８の下で側方に伸長してデバイス２０の蓄積領域５４を形成してもよい。蓄積領域５４は、ＳＴＩ領域４４の下ではなく表面４０に沿って配置されてもよい。動作時には、電荷担体はドリフト領域５０を通じてドリフトする前に蓄積領域５４内に蓄積する。デバイス２０の導電路は、ボディ領域３０とは異なる導電型を有する追加のまたは代替的なエリアまたは領域を含んでもよい。
図１の実施形態において、ドリフト領域５０は、電界ドリフト領域として構成されている。蓄積領域５４とドレイン領域３６との間にＳＴＩ領域４４が配置されている。蓄積領域５４とドレイン領域３６との間に代替的なまたは追加の電界分離構造が配置されてもよい。電界分離構造は、表面４０の上方に配置される１つ以上のフィールドプレートを含んでもよい。
デバイス２０の導電路または領域は、ｎ型であるかｐ型であるかにかかわらず、表面４０にあるかまたはその付近にあるさらに他の領域を含んでもよい。たとえば、チャネル領域４８および／またはデバイス２０の他の導電領域は、半導体基板２２における１つ以上の中濃度ドープｎ型遷移領域（上述のたとえば、ＮＬＤＤ領域４６のうちの１つ）を含んでもよい。
電荷担体は、半導体基板２２のドリフト領域５０を通過する経路に沿って、ソース領域３４からドレイン領域３６へ流れる。ドリフト領域５０は、電荷担体が、ドレイン領域３６とソース領域３４との間に印加されるドレイン−ソース電圧によって確立される電界の下でドリフトすることを可能にするように構成されてもよい。従って、ドリフト領域５０（またはその１つ以上の部分）は、デバイス２０の導電路の一部分を形成する。動作時には、ドリフト領域５０は、ドレイン領域３６をチャネル領域４８およびソース領域３６と電気的に結合する。
ドリフト領域５０は、動作時には、絶縁破壊性能を改善するためにデバイスエリア２８におけるさまざまなロケーションにおいて、表面電界緩和（リサーフ）効果を介して、電界の大きさを低減するための空乏化のために構成されてもよい。この例において、ドリフト領域５０内および／またはその周囲のエリアにおける電界を低減するように意図されるリサーフ効果を確立するために、ｎ型ウェル５２とｐ型エピタキシャル層２４および／またはボディ領域３０との間に接合部が形成される。ｎ型ウェル５２および／またはドリフト領域５０は、ボディ領域３０に隣接してもよいし、かつ／またはボディ領域から離間されてもよい。電界を低減することによって、導電路に沿った絶縁破壊を回避することができ、従って、デバイス２０の固有の絶縁破壊電圧（ＢＶｄｓｓ）が増大する。ドリフト領域５０は、ドリフト領域５０における特定のロケーションにおける電界を同じレベルにすることによって、高い絶縁破壊電圧レベルおよび低いドレイン−ソース抵抗（Ｒｄｓｏｎ）の両方を達成するようにさらに構成されてもよい。ドリフト領域５０は、少なくとも部分的に、動作時には、たとえば、エピタキシャル層２４および／またはボディ領域３０との逆バイアスＰＮ接合部に沿って側方および垂直方向の両方に空乏化されてもよい。ソース領域３４とドレイン領域３６との間にドレイン電圧Ｖｄｓが印加される結果として、接合部は逆バイアスされる。逆バイアス接合部は、絶縁破壊性能を改善するために、リサーフ効果のように、電界を低減することができる。代替的な実施形態において、デバイス２０は二重リサーフ効果を確立するように構成されてもよく、デバイスエリア２８においてさらに空乏化するために、たとえば、１つ以上の追加の領域がドリフト領域５０に隣接して（たとえば、その下に接してまたは下方に）配置されてもよい。適切なリサーフ領域の構造的および動作上の特性に関するさらなる詳細は、米国特許第６，８８２，０２３号明細書（「浮遊リサーフ ＬＤＭＯＳＦＥＴおよびその製造方法（Ｆｌｏａｔｉｎｇ ＲＥＳＵＲＦ ＬＤＭＯＳＦＥＴ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｓａｍｅ）」）に記載されている。
ドリフト領域５０は、ＳＴＩ領域４４の下の電界ドリフト部または電界ドリフト部部分５６を含む。電界ドリフト部分５６は、約５マイクロメートル（ミクロン）以上の側方長さを有してもよい。電界ドリフト部分５６は、ドリフト領域５０のチャネルまたは蓄積側（もしくは端部）５８からドレイン側（もしくは端部）６０まで延在する。動作時には、電荷担体は、ドレイン−ソースバイアス電圧から生じる電界の下で電界ドリフト部分５６を通じてチャネル側５８からドレイン側６０へとドリフトする。この例において、電荷担体は、チャネル領域４８および／または蓄積領域５４を出た後、チャネル側５８に達する。その後、電荷担体はＳＴＩ領域４４の周囲で電界ドリフト部分５６を通じてドリフトしてドレイン側６０に達する。
ドリフト領域５０は、適切なＲｄｓｏｎ値を確立するために、電界ドリフト部分５６内およびチャネル側５８およびドレイン側６０において１つ以上のドーパント濃度レベルを呈するように構成されてもよい。ドーパント濃度レベルは、電界ドリフト部分５６の深さを通じて、ならびに／またはチャネル側５８および／もしくはドレイン側６０において異なってもよい。たとえば、電界ドリフト部分５６内（ならびに／またはチャネル側５８および／もしくはドレイン側６０における）のドーパント濃度レベルは、ＳＴＩ領域４４付近において、エピタキシャル層２４とのＰＮ接合部付近よりも高くてもよい。これに代えてまたはこれに加えて、電界ドリフト部分５６におけるドーパント濃度レベルは、横方向における位置の関数として変化してもよい。たとえば、ドレイン側６０の所与の深さにおけるドーパント濃度レベルは、ドレイン領域３６までの側方距離が低減するにつれて低減されてもよい。所与の深さにおけるドリフト領域５０におけるドーパント濃度レベルは、ドレイン領域３６との重なりが増大するにつれてさらに低減されてもよい。いくつかの場合において（たとえば、図２参照）、ドーパント濃度レベルは、ドレイン領域３６の下でドリフト領域５０内に開口が形成される程度まで低減されてもよい。ドレイン側６０における、またはそれに沿った電界ドリフト部分５６におけるドーパント濃度レベルは、下記に説明するように、もう１つの横方向（たとえば、図１に示す横方向に直交する横方向）において異なってもよい。
熱アニールまたは他の１つ又は複数の作製段階がドリフト領域５０とドレイン領域３６との間の接続部を形成する前の、ドリフト領域５０のドレイン側または端部６０が図１に示されている。図１に示す実施形態において、ｎ型ウェル５２は、アニールまたは他の１つ又は複数の作製段階の前は、横方向においてドレイン領域３６と重なっていない。ｎ型ウェル５２には、ドレイン領域３６から横方向において離間されているカットオフ部分または端部６２が形成される。この例において、ｎ型ウェル５２は、端部６２が直立または垂直壁を有するように構成されている。ｎ型ウェル５２を形成する注入後の熱アニールは壁の１つ又は複数の鋭利端部を平滑化することができる。この例におけるカットオフ部分６２はＳＴＩ領域４４の下に位置する。他の実施形態において、カットオフ部分６２は、ｎ型ウェル５２が熱アニールの前はドレイン領域３６を通じて横方向に延在しないように、ドレイン領域３６の下に位置する。カットオフ部分６２は他の実施形態においては非垂直に配向されてもよい。
ドレイン領域３６とドリフト領域５０との間の接続部が、ｎ型ウェル５２およびドレイン領域３６の一方または両方からのドーパントの拡散を通じて形成される。そのような拡散の結果として、ドーパントがｎ型ウェル５２とドレイン領域３６との間の空間６４へと分散する。この分散は、図１に示す横方向における側方分散を含んでもよい。拡散はまた、垂直成分をも含んでもよい。たとえば、ドレイン領域３６からのドーパントは半導体基板２２へと下向きに（および横方向において外向きに）拡散してもよい。これに代えてまたはこれに加えて、ｎ型ウェル５２からのドーパントは上向きに（および横方向において内向きに）拡散してもよい。最終的に、拡散は、ｎ型ウェル５２とドレイン領域３６との間の空間６４内に１つ以上の電流パスまたは経路を確立する。電流路はＳＴＩ領域４４に沿って配置されてもよい。電流路は、それを通じて電荷担体が印加されているバイアス電圧下での動作時にドリフトする低抵抗経路を提供することができる。従って、カットオフ部分または端部６２から生じるデバイス２０のオン抵抗に対する悪影響を回避することができる。
ドリフト領域５０のドレイン側６０におけるカットオフ部分または端部６２は、ドリフト領域５０がドレイン領域３６の下で縮小するように構成される。たとえば、ドリフト領域５０は、図１に示す横方向においてドレイン領域３６を通じて変化する側方プロファイルを有してもよい。ドリフト領域５０のそのような縮小によって、ドリフト領域５０は、ｎ型ウェル５２とボディ領域（および／またはｐ型エピタキシャル層２４）との間のＰＢ接合部からの距離にかかわらず、動作時にドレイン領域３６の下でまたはそれに沿って十分に空乏化することが可能になり得る。そのような縮小は、長いドリフト長を有するデバイスにおいて有用であり得る。ドリフト領域５０は、切り欠きドーパントプロファイルに関連して下記に説明するように、ドレイン領域３６において、それに沿って、またはその付近でさらに縮小されることができる。
図１はまた、デバイス２０を、デバイス２０の一方の側のみが示されているという意味においても簡略化された形態で示し得る。デバイス２０は、示されている側と同様に構成された別の側を含んでもよい。たとえば、デバイス２０の他の側は、デバイス２０がドレイン領域３６を中心として対称になるように、示されている側の鏡像としてもよい。あるいは、デバイス２０の他の側は、示されている側と一致してもよい。従って、ドレイン領域３６はデバイス２０の中央に（または中心線に沿って）配置されてもよい。従って、他の側は、第２のゲート構造によってドレイン領域３６から隔てられた第２のソース領域を含んでもよい。いくつかの実施形態において、第２のソース領域および第２のゲート構造は、図１に示す横方向断面からずれた１つ以上の接続構造を介して上述のデバイス２０の対応する領域と連続的に形成される。たとえば、ゲート構造３８は上から見ると（たとえば、図３参照）Ｕ字状もしくはアーチ状（たとえば、単一の側方接続部）またはトロイダルもしくはループ状（たとえば、２つの側方接続部）であってもよい。デバイス２０上述の領域の形状は、これらの例から相当に異なってもよい。
図２は、デバイス２０の両方の側のそれぞれの部分を示すための、１つ又は複数のゲート構造３８からドレイン領域３６へと内向きの、デバイス２０の内側または中央部分の断面図を示す。デバイス２０の側は中央ドレイン領域３６を中心として対称に配向されている。断面図は、拡散が図１に示す領域の境界を越えてドーパントを分散させた後のドリフト領域５０の例示的な横方向プロファイルを提示している。ドリフト領域５０はドレイン領域３６と電気的に接続されているが、この例では拡散は、図示されている横方向においてドレイン領域３６の側方範囲全体を通じて完全に延在しているドリフト領域５０をもたらさない。ドリフト領域５０は、ドレイン領域３６の下の開口６６を含む。この例において、開口６６は、拡散によって形成されたドリフト領域５０の電流パスまたは経路６８の間に配置されている。電流路６８は、ドレイン領域３６を、ドリフト領域５０の電界ドリフト部分５６およびデバイス２０の電流路の残りの部分に電気的に連結する。
ドリフト領域５０における開口６６は、動作時にドレイン領域３６の下または付近でドリフト領域５０が空乏化される範囲を増大するためにドレイン領域３６における、またはその付近のドリフト領域５０を縮小する。いくつかの場合において、ドリフト領域５０の縮小によって、動作時にドレイン領域３６の下または付近でドリフト領域５０が完全に空乏化することになる。従って、他の様態でリサーフ効果を制限する可能性がある条件（たとえば、長い電界ドリフト領域）にかかわらず、リサーフ効果が増強されることができる。ドレイン領域３６とドリフト領域５０との間の接続を確立するためのドーパントの分散によっても、そのような縮小がもたらされ得る。さらに、電流路６８によって、電荷担体は、低ドーパント濃度または高抵抗のエリアに行き当たることなくドレイン領域７２に達することができる。従って、電荷担体のための１つ以上の低抵抗経路を維持しながら、リサーフ効果の増強をもたらすことができる。
この例において、各電流路６８は、電界ドリフト部分５６のそれぞれのドレイン側６０から図示のようにドレイン領域３６を通じて部分的にのみＳＴＩ領域４４に沿って伸長する。電流路６８がドレイン領域３６に達するために内向きに伸長するにつれて、ドリフト領域５０の下側境界７０の深さは低減する。ドレイン領域３６からの拡散は電流路６８の形成に寄与し得るが、電流路６８はドリフト領域５０の内側部分とみなされてもよく、この内側部分はドリフト領域の外側部分（たとえば、電界ドリフト部分５６）によって包囲されている。ドリフト領域の内側部分は外側部分に対してより狭く、より薄く、ドープ濃度がより低く、かつ／または他の様態で縮小されていてもよい。従って、ドリフト領域の完全なまたは増大した空乏化が達成され得る。
拡散に起因して、ドレイン側６０および／または電流路６８は、直立壁ではなく、下側境界７０のような、傾斜した境界を有してもよい。ドリフト領域５０はまた、カットオフ部分６２（図１）および拡散の結果として、ドレイン側６０が（垂直厚さ方向に）狭まっていてもよい。たとえば、電流路６８の垂直厚さは、ドリフト領域５０の電界ドリフト部分５６の垂直厚さよりも小さくてもよい。電流路６８の形状は異なってもよい。電流路６８は、適切なまたは許容可能なオン抵抗のために構成されたドーパント濃度レベルを有してもよい。ドーパント濃度レベルは、ＳＴＩ領域４４からの間隔または距離が増大するにつれて低減されてもよい。
デバイス２０の１つ以上のパラメータまたは特性は、開口６６が拡散にかかわらず電流路６８の間に留まることを保証するように構成されてもよい。例は、端部６２（図１）の横方向における位置、ドレイン領域３６を形成するインプラントの用量およびエネルギー、ならびにＳＴＩ領域４４の深さを含む。
ドリフト領域５０の側方範囲をドレイン領域３６の下で切り詰めることによって、デバイス２０は、リサーフ効果を低減し得る、ドリフト領域５０のいくらか（たとえば、内側部分）が完全に空乏化されない動作条件を回避することができる。従って、カットオフ部分６２は、従来のドリフト領域の、電界ドリフト部分５６の長さに起因して空乏化が発生する可能性が低い部分を除去し得る。
電流路６８（および、従ってドリフト領域５０）の形状、ドーパント濃度レベル、および他の特性は図示の例とは異なってもよい。たとえば、図示の横方向における電流路６８（および、従ってドリフト領域５０）の横幅は異なってもよい。これに代えてまたはこれに加えて、電流路６８のドーパント濃度レベルが異なってもよい。それに応じて、ドリフト領域５４がドレイン領域３８の横幅を通じて伸長する範囲が異なってもよい。これらの特性は、カットオフ部分６２（図１）の横方向における位置を変更することによって調整または構成されてもよい。
いくつかの代替的な実施形態において、ドリフト領域５０は、開口６６なしで、ドレイン領域３６の下でさらに縮小される。たとえば、ドリフト領域５０は、電流路６８を画定するためにドレイン領域３６において（垂直厚さにおいて）狭くなっていてもよい。そのような場合、電流路６８の一部分（またはｎ型ウェル５２（図１）もしくはドレイン領域３６からの他のドーパントの拡散）はドレイン領域３６を通じて延在してもよい。ドレイン領域３６の下のそのようなエリアにおけるドーパント濃度レベルは、それを通じて電荷担体がドリフトしてドレイン領域３６に達するＳＴＩ領域４４に沿ったレベルよりも低くてもよい。従って、濃度レベルは所与の深さにおいて、ＳＴＩ領域４４からの距離が（デバイス２０の中央に達するまで）増大するにつれて低減してもよい。これに代えてまたはこれに加えて、ドレイン領域３６の下の濃度レベルは深さが増大するとともに低減してもよい。それに応じて、ドレイン領域３６の下のドリフト領域５０の縮小は、ドリフト領域５０の電界ドリフト部分５６において達するレベルに対して低下したドーパント濃度レベルを含んでもよい。
ドリフト領域５０（ドレイン領域３６の下の開口の有無にかかわらず）のドーパント濃度レベルおよび他の特性は、同時係属の共通の譲受人に譲渡される、２０１２年５月７日に提出された「ドレイン端部ドリフト縮小を用いる半導体デバイス（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ Ｄｒａｉｎ−Ｅｎｄ Ｄｒｉｆｔ Ｄｉｍｉｎｕｔｉｏｎ）」と題する米国特許出願第１３／４６５，７６１号明細書に記載されているように変更されてもよい。
再び図１を参照すると、ドリフト領域５０はまた、さらなるパターニングによってドレイン領域３６との接合部においてまたはそれに沿って縮小されてもよい。パターニングは、図１に示す横方向に直交する横方向において行われてもよい。ソース領域３４とドレイン領域３６とは、図１に示す横方向において互いに離間されている。その横方向は図１に示す線Ｘと対応し、これはデバイス２０の導電路の大まかな方向と対応している。ドリフト領域５０は、線Ｘに直交する横方向における切り欠き境界または切り欠きドーパントプロファイルを含んでもよい。切り欠き境界またはプロファイルは、ドリフト領域５０とドレイン領域３６との間の接合部に沿って配置されてもよい。切り欠き境界はドリフト領域５０のドレイン側に沿って配置され、ドレイン側境界と称される場合がある。切り欠き境界および接合部は、下記に説明するように、図３により明瞭に示されている。切り欠きドーパントプロファイルは図５により明瞭に示されている。
ドリフト領域５０の切り欠き境界またはプロファイルは、ｎ型ウェル領域５２の対応する切り欠き境界またはプロファイルによって形成されてもよい。切り欠き境界またはプロファイルはｎ型ウェル領域５２の端部６２に沿って配置され、これはいくつかの切り欠き７２を含む。各切り欠き７２は、端部６２の凹んだ部分よりもさらにドレイン領域３６から横方向において離間されている、端部６２の凹んでいない部分を画定する。凹んでいない部分はそれぞれの歯部７４として構成されてもよく、そのうちの１つが図１に示されている。各切り欠き７２は一対の歯部７４の間の間隔を確立する。この例において、端部６２における切り欠き７２はＳＴＩ領域４４のドレイン側端部またはコーナー７６から横方向において離間されており、一方で歯部７４の側方範囲はドレイン側コーナー７６の横方向における位置と対応する。図１に示す横方向における切り欠き７２および歯部７４の側方範囲（たとえば、側方深さ）および位置は図示されている例とは異なってもよい。たとえば、切り欠き７２は図示されている例よりも深くてもよく、それによって、図１に示す破線はチャネル領域４８に向かってドレイン領域３６から外方に移動する。これに代えてまたはこれに加えて、切り欠き７２および歯部７４の横方向における位置は異なってもよい。
ｎ型ウェル領域５２の拡散は、横方向（側方）Ｘにおいて歯部７４内に存在するドーパントを分散させる。横方向Ｘにおける拡散は、上述のようにドリフト領域５０とドレイン領域３６とを接続する。この接続は、ドレイン領域３６に向かって横方向に伸長する歯部７４を含むか、または伴ってもよい。一例が図３に関連して図示および説明される。
ｎ型ウェル領域５２の拡散は、切り欠き７２および歯部７４が画定される直交横方向においてもドーパントを分散させてもよい。そのような分散の一例を、図５に示すドーパントプロファイルのグラフ図に関連して下記に説明する。
ｎ型ウェル領域５２の切り欠き状境界またはドーパントプロファイルは、そのようにドーパントが側方に分散しているにもかかわらず、ドリフト領域５０の特徴を維持してもよい。拡散を引き起こすアニールまたは他の段階は、切り欠き境界または切り欠きドーパントプロファイルが失われるような範囲に分散が発生するのを許容しないようにしながら、電流路６８（図２）が形成するのを可能にするように構成されてもよい。たとえば、拡散は、切り欠き７２の境界を図２に示すようにドレイン領域３６に向かってシフトしてもよい。いくつかの場合において、各歯部７４はそれぞれの電流路６８に通じてもよい。
図３は、一実施形態に応じて構成され、ウェル領域ドーパントの拡散後に示されている例示的なＬＤＭＯＳデバイス８０の上面図である。上面図は、デバイス８０の２つの横方向ＸおよびＹを示している。第１の横方向Ｘは図１の断面に示す横方向Ｘと対応している。第２の横方向Ｙは、切り欠き境界が配置されている直交横方向と対応している。
デバイス８０のソース領域８２および中央ドレイン領域８４は第１の横方向Ｘに沿って互いから離間されている。従って、デバイス８０の導電路は横方向Ｘに沿って配向されてもよい。第２の横方向Ｙは第１の横方向Ｘに直交しており、所望の電流密度を確立するように意図されているデバイス８０の幅と対応している。この例において、デバイスは、ゲート構造８６のドレイン側を画定する楕円開口８８を有するゲート構造８６の下の二重フィンガチャネル領域を有する。チャネル領域は、ボディコンタクト領域９０を介してそれへの接続が確立される、デバイス８０のボディ領域の上に接した、またはその上方のゲート構造８６の下に配置されている。デバイス８０は、上述のようにｎチャネルデバイスであってもよい。ｎ型ウェル領域９２は、ボディ領域に隣接し、かつゲート構造８６の下にある外側境界９４を有する。この例において、ボディ領域およびｎ型ウェル領域９２は一直線上にある、または連続している。他の実施形態において、ｎ型ウェル領域９２はボディ領域から離間されている（たとえば、図１参照）。
ｎ型ウェル領域９２の内側部分が、中央ドレイン領域８４を包囲および接続するドリフト領域９６を画定する。ドリフト領域９６は、ドリフト領域９６とドレイン領域８４との間の接合部に沿って横方向Ｙ内に配置されている切り欠き境界９８を有する。切り欠き境界９８は、ｎ型ウェル領域９２の内側境界と対応している。切り欠き境界９８は、ドリフト領域９６とドレイン領域８４とを結合するいくつかの歯部、枝角部、または他の突起１００を含む。歯部１００は櫛形状または他の周期的なパターンに配列されてもよい。切り欠き境界９８は、それぞれの対の歯部１００の間の切り欠きまたは間隙１０２を含む。切り欠き境界９８に沿った各切り欠き１０２は、上述のｐ型エピタキシャル層との接合部を画定してもよい。従って、各切り欠き１０２は、ｎ型ウェル領域９２を形成するように意図されているｎ型インプラントによってドープされていないｐ型エピタキシャル層の部分と対応してもよい。従って、各切り欠き１０２はｐ型導電性を有してもよい。代替的に、各切り欠き１０２はｐ型導電性を有しなくてもよく、代わりに、歯部１００のドーパント濃度レベルよりも低いｎ型ドーパント濃度レベルを有してもよい。ｎ型の例において、各切り欠き１０２は非常に低濃度にドープされてもよい（たとえば、ほぼ、本明細書に記載のエピタキシャル層のドーパント濃度レベル）。いずれの場合においても、ドリフト領域９６は、ドリフト領域９６が空乏化される程度を増大するためにドリフト領域９６をさらに縮小するために横方向Ｙにおける切り欠きドーパントプロファイルを有する。従って、ドレイン領域８４付近のドリフト領域９６の部分においてリサーフ効果が増強されることができ、これはそのような部分が、それに沿って空乏化が発生するＰＮ接合部から相当に離れているときに有用であり得る。切り欠き１０２がｎ型領域（たとえば、ウェル領域）とｐ型領域（たとえば、エピタキシャル層）との間の接合部または境界を提示する場合において、ドレイン領域８４付近のエリアにおけるドリフト領域８４は横方向Ｘ、Ｙと垂直方向との両方において空乏化される。空乏化は、たとえば、ドレイン領域７４とソース領域７２との間の電圧差が高いときのデバイスのＯＦＦ状態においてはドリフト領域８２の側方範囲全体に及んでもよい。そのような広範に及ぶ空乏化が、絶縁破壊電圧レベルを上昇させるのを助けるために、ドリフト領域８２内およびその周囲の電界を低減することができる。
横方向Ｙに沿った各歯部１００の幅および各切り欠き１０２のサイズは異なってもよい。いくつかの例において、各歯部１００の幅は約１．０μｍ〜約１０μｍの範囲内に入るが、各歯部１００の幅はまた、この範囲よりも小さくても大きくてもよい。いくつかの例において、隣接する歯部１００間の間隙または距離（たとえば、各切り欠き１０２のサイズ）は約１．０μｍ〜約１０μｍの範囲内に入るが、隣接する歯部１００間の距離はまた、この範囲よりも小さくても大きくてもよい。各歯部１００の幅および／または各切り欠き１０２のサイズは、たとえば、特定のオン抵抗Ｒｄｓｏｎおよび絶縁破壊電圧ＢＶｄｓｓを含むさまざまなデバイスパラメータを達成するように調整またはカスタマイズされてもよい。たとえば、各歯部１００の横幅（たとえば、横方向Ｙにおける）は、ドリフト領域９６の抵抗を変更するように調整されてもよい。サイズ決定は、同じく異なってもよいドリフト領域９６のドーパント濃度に応じて異なってもよい。各歯部１００の横方向における長さも異なってもよい。
ドリフト領域９６の歯部１００は、横方向Ｘに沿ってドレイン領域８４と横方向において重なってもよい。そのような横方向における重なりは、導電路の厚さ（たとえば、図２内の導電路６８参照）の厚さと対応してもよい。横方向における重なりは、ドレイン領域８４およびドリフト領域９６の電気的結合を確立してもよい。そのような横方向における重なりは図３の上面図よりも図２の断面図に容易に示されており、歯部１００がドレイン領域８４に横方向において重なる範囲は図示の例とは異なってもよい。
歯部１００および切り欠き１０２の形状は示されている例とは異なってもよい。歯部１００および／または切り欠き１０２は、方形波状または他の直線的なパターンを呈する必要はなく、ドリフト領域９６とドレイン領域８４との間の任意のタイプの不均一な接合部を呈してもよい。たとえば、切り欠き境界は鋸歯または他の三角形切り欠きパターンを有してもよい。これに代えてまたはこれに加えて、切り欠きは丸みを帯びたコーナーまたは辺を有してもよい。歯部１００および切り欠き１０２の形状およびサイズは異なってもよい。切り欠き境界９８によってもたらされる利点は、ｎ型領域とｐ型領域との間の電荷平衡に基づくものではない。事実、切り欠き境界９８に沿って相当の電荷不均衡が存在する。
図３の例において、切り欠き境界９８はドリフト領域９６における開口１０４を画定する。従って、ドリフト領域９６の少なくとも一部分は切り欠き境界８４に沿ってドレイン領域８４の下で切り詰められてもよい。開口１０４は完全にまたは部分的にドレイン領域８４の下に配置されてもよい。この例において、開口１０４はドレイン領域８４（たとえば、切り欠き１０２参照）を越えて延在する。開口１０４は、境界９８のような、１つ以上の櫛形状境界を含む。この例において、開口１０４は、横方向Ｙにおいて延在する開口の各側に櫛形状境界を有する。
開口１０４の切り欠き境界は、周期的なパターンまたは一定のパターンを呈してもよい。この例において、パターンは横方向Ｙにおいて配置されている辺に沿った方形波状のパターンである。開口１０４の他の辺または端部はそのパターンを呈する必要はなく、異なるパターンを有してもよい。他の実施形態において、切り欠き境界は開口１０４の１つ以上の辺または端部に沿った非周期的なパターンを有する。
歯部１００の側方分布、配列、間隔、サイズ、深さ（垂直厚さ）、構成、および他の特性は、デバイス８０の設計上の柔軟性をもたらすことができる。たとえば、デバイス８０のＢＶｄｓｓおよびＲｄｓｏｎ値は下記にさらに説明するように、特定の用途に適合するために調整されてもよい。ドリフト領域９６を通じた全体的な導電が横方向Ｙを通じて対処されてもよい。用途仕様に適応するために切り欠きドーパントプロファイルに対する調整が行われもよく、デバイス８０のチャネル幅のようなデバイス８０の他の特性が所望のとおりに構成されることが可能になる。切り欠きドーパントプロファイルはさまざまなデバイス設計に適合する。たとえば、デバイス８０は、横幅が所望のとおりのサイズにされてもよい二重フィンガチャネル構成を有してもよい。
上述のデバイスは、簡略化された形態で示されている。たとえば、図１〜図３は、ソース領域、ドレイン領域、およびゲート構造との電気的結合のために構成された、導電性（たとえば、抵抗）コンタクト、および他の金属層を示していない。デバイスは、説明を容易にするために図１には示されていない、接続、分離、不動態化、および他の目的のためのいくつかの他の構造または構成要素を有してもよい。たとえば、デバイスは任意の数の追加の分離領域または層を含んでもよい。いくつかの例において、別のｐ型エピタキシャル層（図示せず）が原基板とデバイスエリアとの間に配置されてもよい。１つ以上のさらなるＳＴＩ領域、他の分離トレンチ、および／または分離ウェル（図示せず）がデバイスエリアおよび／またはデバイスの他の領域を分離するために設けられてもよい。
半導体基板２２における上述の半導体領域のドーパント濃度、厚さ、および他の特性は異なってもよい。図１の示す実施形態の一例において、上述の半導体領域は以下のおおよその濃度および厚さを有してもよい。
濃度および厚さは他の実施形態においては異なってもよい。たとえば、原基板２６のドーパント濃度は相当に異なってもよい。
図４は、上述のような切り欠きドーパントプロファイルまたは切り欠きドレイン側境界を有するドリフト領域を有するデバイスを作製するための例示的な作製方法を示している。方法は、上述の特徴の１つ以上を有する表面電界緩和（リサーフ）トランジスタを作製するように意図されてもよい。トランジスタは半導体基板を用いて作製され、その領域または層は、上述のｎチャネルの例の導電型を有してもよく、または代替的にｐチャネルデバイスをサポートするように構成されてもよい。方法は一連の動作を含み、説明を簡便にするためにその重要な部分のみが示されている。動作の順序は他の実施形態においては異なってもよい。作製方法は任意の特定のドーピングメカニズムには限定されず、将来開発されるドーピング技法を含んでもよい。
方法は、ｐ型エピタキシャル層（ｐ−ｅｐｉ）が高濃度ドープｐ型半導体基板上に成長される動作４００によって開始するか、またはそれを含んでもよい。いくつかの場合において、動作４００は、エピタキシャル層を成長させる前に、１つ以上の埋め込みデバイス分離層の、たとえば、イオン注入による形成を含む。１つ又は複数の埋め込みデバイス分離層は、リサーフトランジスタの活性エリアを通じて延在するためのマスクによって構成されてもよい。いくつかの場合において、動作４００は、別のｐ型エピタキシャル層の成長を含む。任意の数のエピタキシャル層が成長されてもよい。
この実施形態において、ＳＴＩ領域（または電界分離領域）が、動作４０２において電界ドリフト長を画定するために基板に形成される。ＳＴＩ領域は、任意の既知のまたは今後開発される手順によって形成されてもよい。たとえば、動作４０２は、トレンチの形成およびトレンチ内の１つ以上の材料の堆積（たとえば、化学気相成長、またはＣＶＤ）を含んでもよい。いくつかの実施形態において、トレンチはシリコンオキサイドを充填される。追加のまたは代替的な材料が堆積されてもよい。代替的な実施形態において、ＳＴＩ領域はドリフト領域が形成された後に形成される。
動作４０４において、エピタキシャル層のウェル領域において基板がドーピングされる。ウェル領域は、トランジスタの蓄積領域およびドリフト領域を形成するように意図されてもよい。ドーピング手順は、ｎ型ドーパント注入を含んでもよい。たとえば、ウェル領域は、ウェル領域が図１に示すように構成されるようにマスクを用いて形成されてもよい。従って、ウェル領域は、上述のように、ドレイン領域における、またはその下のドリフト領域を縮小するためにドリフト領域のドレイン側の、直立、垂直、または他のカットオフ部分を有する側方プロファイルを有してもよい。たとえば、ウェル領域は、上述のように、ドレイン領域の下に開口を含んでもよい。いくつかの場合において、ウェル領域の側方範囲は、ドレイン領域のロケーションと重ならない。ウェル領域のドレイン側は、図１の断面に示す横方向に直交する横方向に沿った切り欠き境界をも含む。切り欠き境界は、ウェル領域における開口に沿って配置されてもよい。イオン注入手順は、本明細書に記載のように、ドリフト領域の第２のまたは最終プロファイルまたは領域に向かって注入されたドーパントイオンを分散させる、１つ以上のアニーリングまたは他の拡散手順と組み合わされてもよい。従って、結果もたらされるドリフト領域は、本明細書に記載のように、切り欠き境界（たとえば、ドレイン領域の下に開口を有するオープンドレイン実施形態における）または切り欠きドーパントプロファイル（たとえば、ドレイン領域の下に開口を有しない閉ドレイン実施形態における）をも含んでもよい。
動作４０６において、ｐ型ウェルが基板のボディ領域にドーピングすることによって形成される。いくつかの実施形態において、動作４０６は注入手順を含む。ボディ領域は、上述のように、ドリフト領域から離間されてもよく、またはドリフト領域に隣接してもよい。ボディ領域のための高濃度ドープｐ型コンタクト領域が、別個のイオン注入手順によってｐ型ウェル内に形成されてもよい。
その後、作製工程は、まとめて動作４０８内に示されている１つ以上の手順を含んでもよい。手順はさまざまな順序で実施されてもよい。追加のまたは代替的な手順が実施されてもよい。最初にゲート構造が形成されてもよい。その後、ソース領域の自己整合のためにゲート構造を使用してソース領域およびドレイン領域が形成されてもよい。１つ以上のｎ型イオン注入手順が実行されてもよい。たとえば、ソース領域およびドレイン領域の一方または両方の形成は、１つ以上の遷移領域（たとえば、図１参照）を作成するためにゲート構造の側壁スペーサを形成する前の中濃度の注入を含んでもよい。その後、側壁スペーサの形成後の高濃度の注入が、そのような遷移領域に隣接するソース領域および／またはドレイン領域を形成するために実施されてもよい。
ドレイン領域は、動作４０８において、動作４０４において形成されたウェル領域と横方向において重なる領域内に形成されてもよいし、形成されなくてもよい。重なりは、トランジスタのための導電路を画定してもよい。しかしながら、重なりは、上述および図１に図示のように、ドレインが形成される領域を通じて横方向に延在していない。
動作４１０において、基板がアニーリングされる。アニーリング手順が実施される様式は異なってもよい。アニーリング手順の結果として、ドリフト領域のためのドーパントイオンが再分配されて、ウェル領域からドレイン領域までの１つ以上の電流路が形成されてもよい。従って、ドリフト領域は、ドレイン領域に電気的に結合されてもよい。いくつかの場合において、ドリフト領域はドレイン領域を通じて横方向に延在するが、上述のように容量は縮小している。
注入およびアニーリング手順は、ドレイン領域の下のまたはそれに沿ったドリフト領域が、導電路における第１の部分、および、導電路の外側のより薄い第２の部分を含むように構成されてもよい。従って、第１の部分は、電流パスまたは経路を形成してもよく、一方で第２の部分は、より容易な空乏化を通じてリサーフ効果を増強するように構成される。電流パスのために適切な低抵抗を維持するために、第１の部分は、第２の部分よりも高いドーパント濃度レベルを有してもよい。
作成手順のさまざまな時点において追加の動作が実施されてもよい。たとえば、１つ以上の動作はデバイスの活性エリアを画定するように意図されてもよい。いくつかの場合において、そのような動作は、１つ以上のデバイス分離ウェル、層、または他の領域の形成を含んでもよい。１つ以上の金属層が堆積されてもよい。任意の数の追加のＳＴＩ領域が形成されてもよい。
図５は、ドレイン領域との接合部に沿ったドリフト領域のドーパント濃度レベルのグラフ図である。プロットは、横方向Ｙ（図３）の関数としてのドーパント濃度レベルを示している。ドーパント濃度レベルは、カットオフ部分または端部６２（図１）と切り欠き７２（図１）との間の他の横方向Ｘに沿った位置についてのものであってもよい。
実線５００は、拡散前のドーパント濃度レベルを示している。たとえば、実線は、図１に示すようなｎ型ウェル領域５２のドーパントプロファイルを示してもよい。拡散の効果は破線５０２によって示されている。実線５００の拡散前ピークレベルは、ドーパントが、切り欠きに関連付けられる拡散前の凹みへと拡散する結果として低減されている。ピークドーパント濃度レベルは、ドリフト領域とドレイン領域との間に導電路を形成する、他の横方向Ｘにおける拡散の結果としても低減してもよい。
いくつかの実施形態において、図５に示す横方向Ｙにおける側方拡散はまた、導電路間の切り欠きを充填する。従って、切り欠きドーパントプロファイルは、中濃度ドーピングと低濃度ドーピングが交互になった領域を呈してもよい。切り欠きの低濃度ドーピングの結果としてｎ型ドープ接合部がもたらされる場合であっても、ドレイン領域との接合部は均一ではない。低濃度ドープ領域が周期的に存在することによって、ドリフト領域がさらに縮小し（より低いドーパント濃度レベルを通じて）、それによってリサーフ効果を増強してもよい。
上述のドリフト領域のドーパント濃度レベルは、ドリフト領域のドレイン側境界を画定するのに使用されてもよい。ドーパント濃度レベルは、横方向Ｙにおいてドレインの端部に沿って、方形波、正弦波、または他のさまざまな関数で表されるように変更されてもよい。上述の歯部は、相対的に高いドーパント濃度と対応してもよい。ドーパント濃度レベルは、歯部間の空間内で０に達するかまたは０に近づいてもよい。
第１の態様において、デバイスは、半導体基板と、半導体基板における、第１の横方向に沿って互いから離間されているソース領域およびドレイン領域と、半導体基板における、動作時にソース領域およびドレイン領域の間にバイアス電圧が印加されるとそれを通じて電荷担体がドリフトするドリフト領域とを含む。ドリフト領域は、ドリフト領域とドレイン領域との間の接合部に沿った第２の横方向における切り欠きドーパントプロファイルを有する。
第２の態様において、電子装置は、半導体基板と、半導体基板に配置されている表面電界緩和（リサーフ）トランジスタとを含む。リサーフトランジスタは、第１の導電型を有し、動作時にチャネルが形成される第１の半導体領域と、第２の導電型を有し、第１の横方向に沿って互いから離間されている第２の半導体領域および第３の半導体領域と、第２の導電型を有し、動作時に第２の半導体領域と第３の半導体領域との間にバイアス電圧が印加されると第１の半導体領域内に形成されるチャネルからの電荷担体がそれを通じてドリフトする第４の半導体領域とを含む。第４の半導体領域は、第３の半導体領域と第４の半導体領域との間の接合部に沿って第２の横方向における切り欠きドーパントプロファイルを有する。
第３の態様において、トランジスタを作製する方法は、ドリフト領域を形成するための基板の第１の領域内にドーパントを注入するステップと、ソース領域およびドレイン領域を、それぞれ基板の第２の領域および第３の領域内に形成するステップであって、第２の領域および第３の領域は第１の横方向において互いから離間されている、形成するステップとを含む。第１の領域は第３の領域を通じて横方向に延在しておらず、第２の横方向における切り欠きドレイン側境界を含む。
誘電体または他の絶縁体の上に配置された導電性ゲート電極を有する半導体デバイスは、金属ゲート電極および酸化物ゲート絶縁体がないにもかかわらず、ＭＯＳデバイスとみなされてもよい。従って、金属酸化膜半導体という用語および略称「ＭＯＳ」は、そのようなデバイスが金属または酸化物を利用せず、単純な金属の代わりの導電性材料、たとえば、金属、合金、シリサイド、ドープ半導体などと、酸化物以外の絶縁材料（たとえば、窒化物、オキシ窒化物混合物など）とのさまざまな組合せを利用するにもかかわらず、使用されてもよい。従って、本明細書において使用される場合、ＭＯＳおよびＬＤＭＯＳという用語は、そのような変形形態を含むように意図されている。
本発明は、以下の特許請求の範囲およびそれらの均等物によって定義され、この節における記載にはこれらの特許請求項に対する限定としてとられるべきものはない。本発明のさらなる態様および利点は、好ましい実施形態とともに上述しており、独立してまたは組み合わせて後に特許請求され得る。
本発明をさまざまな実施形態を参照して上述したが、本発明の範囲から逸脱することなく多くの変更および修正を行うことができることは理解されたい。それゆえ、上記の詳細な説明は限定ではなく例示とみなされること、ならびに、すべての均等物を含む以下の特許請求の範囲が、本発明の精神および範囲を画定するように意図されていることが理解されることが意図されている。
［項目１］
デバイスであって、
半導体基板と、
前記半導体基板におけるソース領域およびドレイン領域であって、第１の横方向に沿って互いから離間されているソース領域およびドレイン領域と、
前記半導体基板におけるドリフト領域であって、動作時に前記ソース領域と前記ドレイン領域との間にバイアス電圧が印加されるとドリフト領域を通じて電荷担体がドリフトするドリフト領域と、を備え、
前記ドリフト領域は、該ドリフト領域と前記ドレイン領域との間の接合部に沿った第２の横方向において切り欠きドーパントプロファイルを有する、デバイス。
［項目２］
前記ドリフト領域は前記ドレイン領域の下の開口を備え、
前記開口は櫛形状境界を有する、項目１に記載のデバイス。
［項目３］
前記ドリフト領域は、前記ドリフト領域と前記ドレイン領域との間の接合部において、前記ドレイン領域の垂直厚さ方向に狭まっている、項目１に記載のデバイス。
［項目４］
前記ドリフト領域は前記ドレイン領域を通じて横方向に延在していない、項目１に記載のデバイス。
［項目５］
前記ドリフト領域は外側部分および内側部分を備え、該内側部分は該外側部分によって包囲され、前記ドレイン領域の下に配置されており、
前記内側部分は、動作時に前記ドリフト領域の完全な空乏化が達成されるように、前記外側部分に対して縮小されている、項目１に記載のデバイス。
［項目６］
前記切り欠きドーパントプロファイルは方形波状の切り欠きパターンを有する、項目１に記載のデバイス。
［項目７］
前記切り欠きドーパントプロファイルは周期的な切り欠きパターンを有する、項目１に記載のデバイス。
［項目８］
前記半導体基板はエピタキシャル層を備え、前記ソース、ドレイン、およびドリフト領域は該エピタキシャル層に形成されており、
前記ドリフト領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記ドレイン領域の下で切り詰められている、項目１に記載のデバイス。
［項目９］
前記半導体基板において前記ソース領域と前記ドレイン領域との間にトレンチ分離領域をさらに備え、
前記ドリフト領域は、前記トレンチ分離領域の下の第１の領域と、前記ドレイン領域の下の第２の領域とを備え、
前記ドリフト領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、項目１に記載のデバイス。
［項目１０］
電子装置であって、
半導体基板と、
前記半導体基板におけるリサーフトランジスタと、を備え、該リサーフトランジスタは、
第１の導電型を有し、動作時にチャネルが形成される第１の半導体領域と、
第２の導電型を有し、第１の横方向に沿って互いから離間されている第２の半導体領域および第３の半導体領域と、
前記第２の導電型を有する第４の半導体領域であって、前記第２の半導体領域と第３の半導体領域との間にバイアス電圧が印加されると、電荷担体が動作時に前記第１の半導体領域に形成される前記チャネルからを第４の半導体領域通じてドリフトする第４の半導体領域と、を備え、
前記第４の半導体領域は、前記第３の半導体領域と第４の半導体領域との間の接合部に沿って第２の横方向に切り欠きドーパントプロファイルを有する、電子装置。
［項目１１］
前記第４の半導体領域は前記第３の半導体領域の下の開口を備え、
前記開口は櫛形状境界を有する、項目１０に記載の電子装置。
［項目１２］
前記第４の半導体領域は前記第３の半導体領域を通じて横方向に延在していない、項目１０に記載の電子装置。
［項目１３］
前記第４の半導体領域は外側領域および内側領域を備え、該内側領域は該外側領域によって包囲され、前記第３の半導体領域の下に配置されており、
前記内側領域は、動作時に前記第４の半導体領域の完全な空乏化が達成されるように、前記外側領域に対して縮小されている、項目１０に記載の電子装置。
［項目１４］
前記半導体基板はエピタキシャル層を備え、前記第１の半導体領域、第２の半導体領域、第３の半導体領域、および第４の半導体領域は該エピタキシャル層に形成されており、
前記第４の半導体領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記第３の半導体領域の下で切り詰められている、項目１０に記載の電子装置。
［項目１５］
前記リサーフトランジスタは、前記第２の半導体領域と前記第３の半導体領域との間にトレンチ分離領域をさらに備え、
前記第４の半導体領域は、前記トレンチ分離領域の下の第１の領域と前記第３の半導体領域の下の第２の領域とを備え、
前記第４の半導体領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、項目１０に記載の電子装置。
［項目１６］
トランジスタを作製する方法であって、
ドリフト領域を形成するための基板の第１の領域にドーパントを注入するステップと、
前記基板の第２の領域および第３の領域にソース領域およびドレイン領域をそれぞれ形成するステップであって、該第２の領域および該第３の領域は第１の横方向において互いから離間されている、前記ステップと、を備え、
前記第１の領域は前記第３の領域を通じて横方向に延在しておらず、第２の横方向に切り欠きのドレイン側境界を有する、方法。
［項目１７］
前記第１の領域は前記第３の領域の下の開口を備え、該開口は切り欠きのドレイン側境界を有する、項目１６に記載の方法。
［項目１８］
前記ドリフト領域が前記ドレイン領域に電気的に結合されるように、前記基板をアニーリングするステップをさらに備える、項目１６に記載の方法。
［項目１９］
前記第１の領域および前記第３の領域は横方向において重ならない、項目１６に記載の方法。
［項目２０］
前記基板のエピタキシャル層を形成するステップをさらに備え、前記第１の領域、第２の領域、および第３の領域は前記エピタキシャル層に配置される、項目１６に記載の方法。

Claims (19)

  1. デバイスであって、
    半導体基板と、
    前記半導体基板におけるソース領域およびドレイン領域であって、第１の横方向に沿って互いから離間されているソース領域およびドレイン領域と、
    前記半導体基板におけるドリフト領域であって、動作時に前記ソース領域と前記ドレイン領域との間にバイアス電圧が印加されるとドリフト領域を通じて電荷担体がドリフトするドリフト領域と、を備え、
    前記ドリフト領域および前記ドレイン領域は、接合部において互いに接続されており、
    前記ドリフト領域は、該ドリフト領域と前記ドレイン領域との間の前記接合部に沿った第２の横方向において平面視における切り欠きの境界を有するとともに、前記ドリフト領域と前記ドレイン領域との間の接合部において、前記ドレイン領域の垂直厚さ方向に狭まっている、デバイス。
  2. 前記ドリフト領域は前記ドレイン領域の下の開口を備え、
    前記開口は櫛形状境界を有する、請求項１に記載のデバイス。
  3. 前記ドリフト領域は前記ドレイン領域を通じて横方向に延在していない、請求項１に記載のデバイス。
  4. 前記ドリフト領域は外側部分および内側部分を備え、該内側部分は該外側部分によって包囲され、前記ドレイン領域の下に配置されており、
    前記内側部分は、動作時に前記ドリフト領域の完全な空乏化が達成されるように、前記外側部分に対して縮小されている、請求項１に記載のデバイス。
  5. 前記切り欠きの境界は方形波状の切り欠きパターンを有する、請求項１に記載のデバイス。
  6. 前記切り欠きの境界は周期的な切り欠きパターンを有する、請求項１に記載のデバイス。
  7. 前記半導体基板はエピタキシャル層を備え、前記ソース領域、前記ドレイン領域、および前記ドリフト領域は該エピタキシャル層に形成されており、
    前記ドリフト領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記ドレイン領域の下で切り詰められている、請求項１に記載のデバイス。
  8. 前記半導体基板において前記ソース領域と前記ドレイン領域との間にトレンチ分離領域をさらに備え、
    前記ドリフト領域は、前記トレンチ分離領域の下の第１の領域と、前記ドレイン領域の下の第２の領域とを備え、
    前記ドリフト領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、請求項１に記載のデバイス。
  9. 前記切り欠きの境界は、櫛形状境界を含む、請求項１に記載のデバイス。
  10. 前記ドリフト領域は、前記ドレイン領域と横方向において重なっており、
    前記ドリフト領域は、前記ドレイン領域の横方向の範囲全体を通じては延在していない、請求項１に記載のデバイス。
  11. 前記切り欠きの境界は、前記ドリフト領域の歯部を含み、
    前記歯部は前記ドリフト領域および前記ドレイン領域を結合している、請求項１に記載のデバイス。
  12. 前記ドリフト領域は、前記切り欠きの境界に沿った歯部を含み、
    前記歯部は、前記ドレイン領域と横方向において重なっており、
    前記歯部は、前記ドレイン領域の横方向の範囲全体を通じては延在していない、請求項１に記載のデバイス。
  13. 前記ドレイン領域下における前記ドリフト領域の厚さは、前記ドレイン領域下にない前記ドリフト領域の部分より狭い、請求項１に記載のデバイス。
  14. 電子装置であって、
    半導体基板と、
    前記半導体基板におけるリサーフトランジスタと、を備え、該リサーフトランジスタは、
    第１の導電型を有し、動作時にチャネルが形成される第１の半導体領域と、
    第２の導電型を有し、第１の横方向に沿って互いから離間されている第２の半導体領域および第３の半導体領域と、
    前記第２の導電型を有する第４の半導体領域であって、前記第２の半導体領域と第３の半導体領域との間にバイアス電圧が印加されると、電荷担体が動作時に前記第１の半導体領域に形成される前記チャネルからを第４の半導体領域通じてドリフトする第４の半導体領域と、を備え、
    前記第３の半導体領域および前記第４の半導体領域は、接合部において互いに接続されており、
    前記第４の半導体領域は、前記第３の半導体領域と第４の半導体領域との間の前記接合部に沿った第２の横方向において平面視における切り欠きの境界を有するとともに、前記第４の半導体領域と前記第３の半導体領域との間の接合部において、前記第３の半導体領域の垂直厚さ方向に狭まっている、電子装置。
  15. 前記第４の半導体領域は前記第３の半導体領域の下の開口を備え、
    前記開口は櫛形状境界を有する、請求項１４に記載の電子装置。
  16. 前記第４の半導体領域は前記第３の半導体領域を通じて横方向に延在していない、請求項１４に記載の電子装置。
  17. 前記第４の半導体領域は外側領域および内側領域を備え、該内側領域は該外側領域によって包囲され、前記第３の半導体領域の下に配置されており、
    前記内側領域は、動作時に前記第４の半導体領域の完全な空乏化が達成されるように、前記外側領域に対して縮小されている、請求項１４に記載の電子装置。
  18. 前記半導体基板はエピタキシャル層を備え、前記第１の半導体領域、第２の半導体領域、第３の半導体領域、および第４の半導体領域は該エピタキシャル層に形成されており、
    前記第４の半導体領域は前記エピタキシャル層に対する切り欠きの境界に沿って前記第３の半導体領域の下で切り詰められている、請求項１４に記載の電子装置。
  19. 前記リサーフトランジスタは、前記第２の半導体領域と前記第３の半導体領域との間にトレンチ分離領域をさらに備え、
    前記第４の半導体領域は、前記トレンチ分離領域の下の第１の領域と前記第３の半導体領域の下の第２の領域とを備え、
    前記第４の半導体領域の前記第２の領域におけるドーパント濃度は、前記第１の領域に対して低減されている、請求項１４に記載の電子装置。
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