JP2005093775A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】トレンチ内部の絶縁体に埋め込まれるフィールドプレートの長さ（距離Ｌ）を短くして製造マージンを大きくした場合でも、高い耐圧と低いオン抵抗値を得ることができる半導体装置およびその製造方法を提供すること。
【解決手段】トレンチ横型ＭＯＳＦＥＴにおいて、トレンチ４に沿うように形成されるｎ- オフセットドレイン領域５において、底部のｎ- オフセットドレイン領域５ｂの実効不純物表面濃度Ｃｔｂを側壁部のｎ- オフセットドレイン領域５ａの実効不純物表面濃度Ｃｔｓより高くすることで、距離Ｌを短くしても、高い耐圧を得ることができて、且つ、オン抵抗を低減できる。また、フィールドプレート形成の製造マージンを大きくできる。
【選択図】 図１

Description

この発明は、トレンチ横型ＭＯＳＦＥＴなどの半導体装置およびその製造方法に関する。
近年、シリコン基板に高アスペクト比（溝の幅に対する深さの比）で深い溝（トレンチ）を、マイクロマシンニング技術を用いて形成した製品の展開がめざましい。例えば、医療分野ではＤＮＡ（デオキシリボ核酸：遺伝子情報）チップ、μ−ＴＡＳシテスム（Ｍｉｃｒｏ Ｔｏｔａｌ Ａｎａｌｙｓｉｓ Ｓｙｓｔｅｍ：小型の化学分析システム）、情報分野ではインクジェット素子、半導体用途では、圧力センサー、熱センサー、トレンチＭＯＳＦＥＴなど広い分野での応用製品が市販されるようになっている。シリコン基板に設けたトレンチ側壁に素子構造の一部を作り込み、チャネルを高密度化したトレンチＭＯＳＦＥＴは、プレーナ構造に対して低オン電圧動作が可能で、低損失の特徴を生かして携帯用機器のみならず電力用途にも拡大しつつある。
一方で、デバイス機能の高度化の例として、パワー素子と制御用ＩＣとを同一平面に作りこんだワンチップパワーＩＣが市販されるようになった。一般的なコンピュータやモータの動作電圧は１００〜２４０Ｖであり、パワー素子部には高耐圧構造が必要である。横型パワー素子では、オフセットドレイン長と耐圧の関係がほぼ一義的に決まり、プレーナ型では、高耐圧化は必然的にオフセットドレイン長の増加を伴うため、素子寸法が大きくなり、高コスト化に繋がっていた。
これを解決するための手段が、特許文献１に開示されている。半導体基板上にトレンチを形成し、トレンチの側壁部と底部にオフセットドレイン領域を設け、高耐圧化を実現しようとするものである。例えば、耐圧７００Ｖの素子におけるオフセットドレイン長は６０μｍ必要だが、これを深さ２０μｍ、幅２０μｍ程度のトレンチの側壁部と底部にオフセットドレイン領域を形成して素子寸法を小さくしている。
オフセットドレイン領域の形成方法は特許文献２に開示されている。イオン注入法を用いて、側壁および底面にに不純物イオンを注入し、深い拡散を行ってオフセットドレイン領域を形成し、トレンチ内部を酸化物で埋めるものである。特許文献３では、トレンチ形状や電極配置法が開示されている。
耐圧と同様に重要な性能指数であるオン抵抗値の低減はトレンチ密度を増大することにより可能である。トレンチ周囲長さ（トレンチの断面で見て側壁部と底部を合わせた長さ）を保ちつつ、トレンチ密度を増大するためには、アスペクト比の高い、すなわち幅が狭く深さが深いトレンチを形成する必要がある。
図５は、従来のトレンチ横型パワーＭＯＳＦＥＴの要部断面図である。ｐ型半導体基板５１上に、トレンチ５４を形成し、トレンチ５４の側壁部と底部にｎ- オフセットドレイン領域５５ａ、５５ｂを形成した後で、トレンチ５４内を絶縁物５６で充填する。ｐウェル領域５２、ｎウェル領域５３、ｎ- オフセットドレイン領域５５、ｐベース領域５７、ｎソース領域５８、ｎドレイン領域５９、ゲート電極６１、ソース電極６６、ドレイン電極６７、フィールドプレート６５などで横型トレンチＭＯＳＦＥＴを構成する。
尚、図中の５５は側壁部と底部を合わせたｎ- オフセットドレイン領域、６０はゲート絶縁膜、６２は層間絶縁膜、６３は絶縁物５６と層間絶縁膜で構成される絶縁体、６４は絶縁体６３に形成した凹部、６５ａはフィールドプレートの先端、Ｌはフィールドプレートの先端５５ａとトレンチ５４の上端との距離（トレンチ５４内の絶縁体６３（絶縁物５６）に埋め込まれたフィールドプレートの長さのこと、以下の説明では、単に距離Ｌという）、Ｔｄはトレンチの深さ、Ｔｗはトレンチの幅である。
ｎ- オフセットドレイン領域５５を形成するためには、側壁に対して斜め方向から不純物イオンを注入し、底面に対しては垂直な方向から不純物イオンを注入する。従来、ｎ- オフセットドレイン領域５５に加わる電界分布の均一化を図るための実効不純物表面濃度が全域（５５ａ、５５ｂ）で均一になるようにイオン注入量を最適化していた。しかし、側壁部にはｐウェル領域５２が形成されており、このｐウェル領域５２のトレンチと隣接する領域の不純物濃度を補償（コンペンセート）するように、側壁部のｎ不純物のイオン注入量を底部より多くして、実効不純物表面濃度を均一化していた。尚、実効不純物表面濃度とは、ｐ型不純物の表面濃度とｎ型不純物の表面濃度を差し引きした実効的な表面濃度（正味の表面濃度）のことである。
ｎ- オフセットドレイン領域５５の全域で電位分布を均一化することにより、耐圧の向上が図れる。そのため、深いトレンチに対してはトレンチ５４を充填した絶縁体６３に凹部６４を形成し、この凹部を導体（ドープドポリシリコンなど）で充填してフィールドプレートの一部とすることで電位分布を均一化していた。
ｎ- オフセットドレイン領域５５には、高電界が印加されるため、トレンチ５４に充填する絶縁体６３としては、可動イオンの少ない絶縁材料が信頼性の観点から適しており、例えばシリコン酸化物で埋め込むのが良い。埋め込みシリコン酸化物とシリコンの熱膨張係数の差から熱応力が生じ、ウェハ（半導体チップを多数含んだ基板）の反りとなって現れる。反りの低減には、性質の異なる膜を組み合わせたり、窒素を含む多元系材料が用いる場合がある。
前記で説明したように、フィールドプレート６５は、トレンチ５４に充填されたシリコン酸化物などの絶縁体６３に凹部６４を形成し、この凹部６４に導電性のドープドポリシリコンを埋め込んで形成するのが一般的である。シリコン酸化物に凹部６４を形成するためのエッチングは、単結晶であるシリコンのエッチングに比べて、精度の高いテーパー角等の形状や精度の高い深さの凹部６４を形成することが困難である。そのため、シリコン酸化物に凹部６４を形成する場合には、その凹部６４の深さや形状にばらつきが生じるため、製造マージンを大きくとる必要がある。
図６は、従来のトレンチ横型ＭＯＳＦＥＴ（従来品）のトレンチ内の絶縁体に埋め込まれたフィールドプレート長さに対する耐圧のシミュレーション結果を示す図である。
トレンチ耐圧部の深さ（Ｔｄ）は２０μｍ、幅（Ｔｗ）は９．１μｍで、ｐ半導体基板５１の不純物濃度（Ｐｓｕｂ）は４×１０14ｃｍ-3の条件は共通である。ｎ- オフセットドレイン領域５の底部の実効不純物表面濃度Ｃｔｂと側壁部の実効不純物表面濃度Ｃｔｓが両者等しく７．６×１０15ｃｍ-3のときには、距離Ｌが６．６μｍのときに、耐圧は最高値の５３８Ｖとなり、オン抵抗値は９．３Ωｍｍ2 が得られた。また、ｎ- オフセットドレイン領域５５の底部の実効不純物表面濃度Ｃｔｂと側壁部の実効不純物表面濃度Ｃｔｓが両者等しく８．６×１０15ｃｍ-3の条件では、前記の距離Ｌが１０μｍの場合に、耐圧の最高値５２０Ｖとなり、オン抵抗値は８．１Ωｍｍ2 が得られた。また、図示しないがオン抵抗値の距離Ｌの依存性は少なく、実効不純物表面濃度が変わらなければほぼ一定である。
特開平８−９７４１１号公報 特開２００３−３７２６７号公報 特開２００３−３１８０４号公報
前記したように、底部および側壁部の実効不純物表面濃度Ｃｔｂ、Ｃｔｓが共に７．６×１０15ｃｍ-3と低い場合には、短い距離Ｌで高い耐圧が得られ、絶縁体６３に埋め込まれるフィールドプレート６５の長さに対して製造マージンを大きく取ることができる反面、実効不純物表面濃度Ｃｔｂ、Ｃｔｓが低いためにオン抵抗値は高い。逆に、実効不純物表面濃度Ｃｔｂ、Ｃｔｓが８．６×１０15ｃｍ-3と高い場合には、オン抵抗値は小さくなるが、耐圧は低く、距離Ｌを大きくしなければ高い耐圧がえられないため、絶縁体６３に凹部６４を形成する製造マージンが小さくなり、精度のよい凹部６４を形成しなければならず、製造が困難になる。
距離Ｌが短くて高い耐圧が得られれば、それより大きい距離Ｌでは高い耐圧が得られ易いので、高い耐圧が得られる距離Ｌの選定範囲が広くなり、絶縁体６３に凹部６４を形成する製造マージンが大きくなり、絶縁体６３に埋め込まれるフィールドプレート６５の形成が容易になる。また、デバイス特性としては耐圧はより高く、オン抵抗値はより小さい方が望ましい。
しかしながら、前記したように、トレンチ５４に沿うように形成されるｎ- オフセットドレイン領域５５の実効不純物表面濃度Ｃｔｂ、Ｃｔｓが均一な場合には、距離Ｌを短くして製造マージン大きく取ろうとすると、ｎ- オフセットドレイン領域５５の実効不純物表面濃度Ｃｔｂ、Ｃｔｓを低下させねばならず、オン抵抗値が大きくなる。そのため、製造マージンとデバイス特性の向上の両立を図ることは困難である。
この発明の目的は、前記の課題を解決して、トレンチ内部の絶縁体に埋め込まれるフィールドプレートの長さ（距離Ｌ）を短くして製造マージンを大きくした場合でも、高い耐圧と低いオン抵抗値を得ることができる半導体装置およびその製造方法を提供することにある。
前記の目的を達成するために、第１導電型の半導体基板に形成されたトレンチと、該トレンチに沿うように前記半導体基板に形成された第２導電型のオフセットドレイン領域と、前記トレンチに充填された絶縁体と、該絶縁体に一部が埋め込まれたフィールドプレートとを具備する半導体装置において、前記トレンチの底部に形成された前記オフセットドレイン領域の実効不純物表面濃度が、側壁部に形成された前記オフセットドレイン領域の実効不純物表面濃度より高い構成とする。
また、第１導電型の半導体基板に形成されたトレンチと、該トレンチに沿うように前記半導体基板に形成された第２導電型のオフセットドレイン領域と、前記トレンチを挟んで対向する半導体基板の一方の表面層に、前記オフセットドレイン領域と隣接して形成された第１導電型のベース領域と、該ベース領域の表面層に形成された第２導電型のソース領域と、該ソース領域と前記半導体基板に挟まれたベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチに充填された絶縁体と、前記ソース領域と接続され、前記絶縁体に埋め込まれて形成されたフィールドプレートと、前記ソース領域と接続されたソース電極と、前記トレンチを挟んで対向する半導体基板の他方の表面層に前記トレンチと隣接して形成され、前記オフセットドレイン領域と隣接して形成された第２導電型のドレイン領域と、該ドレイン領域と接続されたドレイン電極とを具備する半導体装置において、前記トレンチの底部に形成された前記オフセットドレイン領域の実効不純物表面濃度が、側壁部に形成された前記オフセットドレイン領域の実効不純物表面濃度より高い構成とする。
また、前記一方の表面層に形成され、前記オフセットドレイン領域と隣接して形成された第１導電型の第１ウェル領域と、前記他方の表面層に形成され、前記オフセット領域と隣接して形成された第２導電型の第２ウェル領域とを有し、前記ベース領域は、前記第１ウェル領域の表面層に選択的に形成され、前記ドレイン領域は、前記第２ウェル領域の表面層に選択的に形成されるとよい。
また、前記半導体装置の製造方法において、前記トレンチの側壁部に第２導電型の不純物を所定のドーズ量でイオン注入する工程と、前記トレンチの底部に、前記ドーズ量より多いドーズ量でイオン注入する工程とを含む製造方法とする。
また、前記半導体装置の製造方法において、前記トレンチの全面に第２導電型の不純物を層を形成する工程と、前記トレンチの底部に第２導電型の不純物を所定のドーズ量でイオン注入する工程と、熱処理工程とを含む製造方法とする。
この発明において、トレンチに沿って形成されたｎ- オフセットドレイン領域のトレンチの側壁部の実効不純物表面濃度Ｃｔｓよりトレンチの底部の実効不純物表面濃度Ｃｔｂを高めることで、トレンチ内の絶縁体に埋め込まれるフィールドプレートの長さが短い場合でも高い耐圧が得られ、且つ、低いオン抵抗値を得ることができる。
また、距離が短くできることで、フィールドプレートを形成するための酸化物の溝の深さにマージンが出てきて、製造が容易になる。
以下の説明では、第１導電型をｐ型、第２導電型をｎ型として説明するが、逆にしても構わない。
この発明を実施するための形態としは、トレンチに沿うように形成されるｎ- オフセットドレイン領域の底部の実効不純物表面濃度Ｃｔｂを側壁部の実効不純物表面濃度Ｃｔｓより高くすることである。
こうすることで、トレンチ内の絶縁体に埋め込まれるフィールドプレートの長さ（距離Ｌ）を短くしても高い耐圧を得ることができて、絶縁体に埋め込まれるフィールドプレートを形成するときの製造マージンを大きくとることができ、製造が容易になる。また、底部の実効不純物表面濃度Ｃｔｂを高めることで、オン抵抗値の低減も同時に図ることができる。
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型ＭＯＳＦＥＴである。
このトレンチ横型ＭＯＳＦＥＴは、ｐ半導体基板１に形成したトレンチ４と、トレンチ４に沿うようにトレンチ４の側壁部と底部に形成したｎ- オフセットドレイン領域５ａ、５ｂ（両方合わせたｎ- オフセットドレイン領域を符号５で表す）と、トレンチ４を挟んで一方のｐ半導体基板１の表面層に形成したｐウェル領域２と、ｐウェル領域２の表面層に形成し、ｎ- オフセットドレイン領域５ａと接するｐベース領域７と、ｐベース領域７の表面層に形成するｎソース領域８と、ｎソース領域８とｎ- オフセットドレイン領域５ａに挟まれたｐベース領域７上にゲート絶縁膜１０を介して形成したゲート電極１１と、トレンチ４を埋める絶縁物６と、ｎソース領域８と接し、ゲート電極１１上の層間絶縁膜１２上に延在し、層間絶縁膜１２とシリコン酸化膜などの絶縁物６で構成される絶縁体１３の凹部１４に一部が埋め込まれるフィールドプレート１５と、ｎソース領域８上とｐベース領域７上に形成されるソース電極１６と、トレンチ４を挟んで他方のｐ半導体基板１の表面層に形成したｎウェル領域３と、ｎウェル領域３の表面層にｎ- オフセットドレイン領域５ａと接するように形成したｎドレイン領域９と、ｎドレイン領域９上に形成したドレイン電極１７とで構成される。
前記のｎ- オフセットドレイン領域５は、側壁部のｎ- オフセットドレイン領域５ａと底部のｎ- オフセットドレイン領域５ｂで構成され、側壁部のｎ- オフセットドレイン領域５ａの実効不純物表面濃度Ｃｔｓより底部のｎ- オフセットドレイン領域５ｂの実効不純物表面濃度Ｃｔｂを高くする。
側壁部のｎ- オフセットドレイン領域の実効不純物表面濃度Ｃｔｓより底部のｎ- オフセットドリフト領域の実効不純物表面濃度Ｃｔｂを高くすることで、距離Ｌを短くした場合でも、高い耐圧が得られ、また低いオン抵抗値が得られる。
また、距離Ｌが短くできることで、絶縁体１３に凹部を形成するときの製造マージンを大きく取ることができるため、絶縁体１３に埋め込まれるフィールドプレート１５の形成が容易になる。
図２は、この発明の第２実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。ここでは、図１のｎ- オフセットドレイン領域を形成する方法について示す。トレンチ側壁に対して斜め方向からリンイオンを注入し、トレンチ底面に対して垂直な方向からリンイオンを注入する方法である。
まず、４×１０14ｃｍ-3の不純物濃度（Ｐｓｕｂ）のｐ半導体基板１（図示しないｐウェル領域とｎウェル領域はすでに形成されている）に、１μｍの厚さのマスク酸化膜２１を堆積し、フォトプロセスを用いてトレンチ形成箇所上のマスク酸化膜２１を除去した後、２０μｍの深さ（Ｔｄ）で、９．１μｍの幅（Ｔｗ）のトレンチ４を形成する（同図（ａ））。
つぎに、イオン注入用に３５ｎｍの厚さのバッファ酸化膜２２を形成し、両側壁には、２３°のイオン注入角で、１００ｋｅＶの注入エネルギーで、１．５×１０12ｃｍ-2のドーズ量で、リン２５のイオン注入２３を行う。同じく底部へは０°のイオン注入角で、５０ｋｅＶの注入エネルギーで、７．１×１０11ｃｍ-2のドーズ量で、リン２５のイオン注入２４を行う（同図（ｂ））。
つぎに、窒素雰囲気中で、１１５０℃の温度で４００分の熱処理して、実効不純物表面濃度Ｃｔｂが８．６×１０15ｃｍ-3の底部のｎ- オフセットドレイン領域５ｂと、実効不純物表面濃度Ｃｔｓが７．６×１０15ｃｍ-3の側壁部のｎ- オフセットドレイン領域５ａを形成する（同図（ｃ）））。
その後、製造工程の説明は省略するが、図１に示すように、トレンチ４をシリコン酸化膜などの絶縁物６で埋め込み、ｐベース領域７、ｎソース領域８、ｎドレイン領域９、ゲート絶縁膜１０ゲート電極１１、層間絶縁膜１２、絶縁体１３の凹部１４に一部が埋め込まれたフィールドプレート１５、ソース電極１６およびドレイン電極１７などを形成する。
図３は、図１のトレンチ横型ＭＯＳＦＥＴの底部の実効不純物表面濃度をパラメータとする耐圧とオン抵抗値の関係を示す図である。
Ｌ＝６．６μｍ、Ｔｄ＝２０μｍ、Ｔｗ＝９．１μｍ、Ｃｔｓ＝７．６×１０15ｃｍ-3、Ｐｓｕｂ＝４．０×１０14ｃｍ-3の条件で、Ｃｔｂを５．０×１０15ｃｍ-3から１．０×１０16ｃｍ-3の範囲でのデータである。
Ｃｔｂが８．０×１０15ｃｍ-3のとき、耐圧は最高値の５４１Ｖで、オン抵抗値は８．８Ωｍｍ2 が得られた。これは、従来品の場合のＣｔｂを７．６×１０15ｃｍ-3とした場合と比べ、耐圧が高くなり、オン抵抗値を低くすることができる。
つまり、側壁部のｎ- オフセットドレイン領域の実効不純物表面濃度Ｃｔｓを低く設定し、低部のｎ- オフセットドレイン領域の実効不純物表面濃度Ｃｔｂを高く設定することで、距離Ｌを短くしても高い耐圧が確保でき、また、オン抵抗値の低減を図ることができる。具体的には、距離Ｌを短くして、耐圧は従来品の低濃度とほぼ同等の値が得られ、オン抵抗値は、従来品の低濃度と高濃度の中間の値が得られる。
第１実施例では、ｎ- オフセットドレイン領域５を、イオン注入とドライブ拡散（熱処理）を組み合わせて形成したが、トレンチがより深く、あるい狭幅化することにより、アスペクト比が大きく、例えば２以上になると、側壁部の実効不純物表面濃度Ｃｔｓの制御が、イオンビームの広がりや基板の角度合わせ精度誤差から困難となる。つぎに、高アスペクトのトレンチの場合にｎ- オフセットドレイン領域を形成する方法について説明する。
図４は、この発明の第３実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。ここでは、図１のｎ- オフセットドレイン領域を形成する別の方法を示す。
まず、４×１０14ｃｍ-3の不純物濃度（Ｐｓｕｂ）のｐ半導体基板１に、１μｍの厚さのマスク酸化膜２１を堆積し、フォトプロセスを用いてトレンチ形成箇所上のマスク酸化膜２１を除去した後、２０μｍの深さ（Ｔｄ）で、９．１μｍの幅（Ｔｗ）のトレンチ４を形成する。続いて、３．０×１０17ｃｍ-3の不純物濃度のｎ型（不純物はリンなど）のエピタキシャル成長層２６を３５ｎｍの厚さで形成し、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を３５ｎｍの厚さに堆積してＨＴＯ膜２７を形成する（同図（ａ））。エピタキシャル成長層２６の代わりにドープドポリシリコン層やＰＳＧ層を形成してもよい。
つぎに、底部に、０°のイオン注入角（垂直）で、５０ｋｅＶの注入エネルギーで、１．０×１０10ｃｍ-2のドーズ量で、リン２５のイオン注入２４を行う（同図（ｂ））。
つぎに、窒素雰囲気中で、１１５０℃の温度で、４００分で熱処理して、実効不純物表面濃度Ｃｔｂが６．９×１０15ｃｍ-3の底部のｎ- オフセットドレイン領域５ｂと、実効不純物濃度Ｃｔｓが５．３８×１０15ｃｍ-3の側壁部のｎ- オフセットドレイン領域５ａを形成する（同図（ｃ））。
その後、製造工程の説明は省略するが、図１に示すように、トレンチ４をシリコン酸化膜などの絶縁物６で埋め込み、ｐベース領域７、ｎソース領域８、ｎドレイン領域９、ゲート絶縁膜１０ゲート電極１１、層間絶縁膜１２、絶縁体１３の凹部１４に一部が埋め込まれたフィールドプレート１５、ソース電極１６およびドレイン電極１７などを形成する。
このように、エピタキシャル成長層２６とイオン注入２４を組合せても、底部のｎ- オフセットドレイン領域５ｂの実効不純物表面濃度Ｃｔｂを高くすることができる。
この方法では、図１より深いトレンチ４ａの側壁部に形成されたｎ- オフセットドレイン領域５ａは、エピタキシャル成長層２６で形成されるため、側壁部の底付近でも均一な実効不純物表面濃度Ｃｔｓを有し、第１実施例のようにイオン注入で形成する場合よりも素子特性のばらつきが抑えられ、良品率の向上を図ることができる。
この発明は、トレンチに沿って形成されたオフセットドレイン領域を有するトレンチ横型ＭＯＳＦＥＴのほかに、トレンチ横型ＩＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタなどの半導体装置にも利用できる。
この発明の第１実施例の半導体装置の要部断面図 この発明の第２実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図 図１のトレンチ横型ＭＯＳＦＥＴの底部の実効不純物表面濃度をパラメータとする耐圧とオン抵抗値の関係を示す図 この発明の第３実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図 従来のトレンチ横型パワーＭＯＳＦＥＴ（従来品）の要部断面図 従来のトレンチ横型ＭＯＳＦＥＴ（従来品）のトレンチ内の絶縁体に埋め込まれたフィールドプレート長さに対する耐圧のシミュレーション結果を示す図
符号の説明
１ ｐ半導体基板
２ ｐウェル領域
３ ｎウェル領域
４ トレンチ
４ａ トレンチ（高アスペクト比）
５ ｎ- オフセット領域
５ａ ｎ- オフセット領域の側壁部
５ｂ ｎ- オフセット領域の底部
６ 絶縁物
７ ｐベース領域
８ ｎソース領域
９ ｎドレイン領域
１０ ゲート絶縁膜
１１ ゲート電極
１２ 層間絶縁膜
１３ 絶縁体
１４ 凹部
１５ フィールドプレート
１５ａ フィールドプレートの先端
１６ ソース電極
１７ ドレイン電極
２１ マスク酸化膜
２２ バッファ酸化膜
２３ イオン注入（２３°）
２４ イオン注入（０°）
２５ リン（Ｐ）
２６ エピタキシャル成長層
２７ ＨＴＯ膜
Ｌ フィールドプレートの先端とトレンチ上端との距離（トレンチ内の絶縁体（ 絶縁物）に埋め込まれるフィールドプレートの長さ）
Ｔｄ トレンチ深さ
Ｔｗ トレンチ幅
Ｔd1 トレンチ深さ（高アスペクト比）
Ｔw1 トレンチ幅（高アスペクト比）

Claims (5)

  1. 第１導電型の半導体基板に形成されたトレンチと、該トレンチに沿うように前記半導体基板に形成された第２導電型のオフセットドレイン領域と、前記トレンチに充填された絶縁体と、該絶縁体に一部が埋め込まれたフィールドプレートとを具備する半導体装置において、
    前記トレンチの底部に形成された前記オフセットドレイン領域の実効不純物表面濃度が、側壁部に形成された前記オフセットドレイン領域の実効不純物表面濃度より高いことを特徴とする半導体装置。
  2. 第１導電型の半導体基板に形成されたトレンチと、該トレンチに沿うように前記半導体基板に形成された第２導電型のオフセットドレイン領域と、前記トレンチを挟んで対向する半導体基板の一方の表面層に、前記オフセットドレイン領域と隣接して形成された第１導電型のベース領域と、該ベース領域の表面層に形成された第２導電型のソース領域と、該ソース領域と前記半導体基板に挟まれたベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチに充填された絶縁体と、前記ソース領域と接続され、前記絶縁体に埋め込まれて形成されたフィールドプレートと、前記ソース領域と接続されたソース電極と、前記トレンチを挟んで対向する半導体基板の他方の表面層に前記トレンチと隣接して形成され、前記オフセットドレイン領域と隣接して形成された第２導電型のドレイン領域と、該ドレイン領域と接続されたドレイン電極とを具備する半導体装置において、
    前記トレンチの底部に形成された前記オフセットドレイン領域の実効不純物表面濃度が、側壁部に形成された前記オフセットドレイン領域の実効不純物表面濃度より高いことを特徴とする半導体装置。
  3. 前記一方の表面層に形成され、前記オフセットドレイン領域と隣接して形成された第１導電型の第１ウェル領域と、前記他方の表面層に形成され、前記オフセット領域と隣接して形成された第２導電型の第２ウェル領域とを有し、前記ベース領域は、前記第１ウェル領域の表面層に選択的に形成され、前記ドレイン領域は、前記第２ウェル領域の表面層に選択的に形成されたことを特徴とする請求項２に記載の半導体装置。
  4. 前記請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
    前記トレンチの側壁部に第２導電型の不純物を所定のドーズ量でイオン注入する工程と、前記トレンチの底部に、前記ドーズ量より多いドーズ量でイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
  5. 前記請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
    前記トレンチの全面に第２導電型の不純物を層を形成する工程と、前記トレンチの底部に第２導電型の不純物を所定のドーズ量でイオン注入する工程と、熱処理工程とを含むことを特徴とする半導体装置の製造方法。
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