KR101068139B1 - Ｌｄｍｏｓｆｅｔ 제조방법 - Google Patents

Ｌｄｍｏｓｆｅｔ 제조방법 Download PDF

Info

Publication number
KR101068139B1
KR101068139B1 KR1020040030437A KR20040030437A KR101068139B1 KR 101068139 B1 KR101068139 B1 KR 101068139B1 KR 1020040030437 A KR1020040030437 A KR 1020040030437A KR 20040030437 A KR20040030437 A KR 20040030437A KR 101068139 B1 KR101068139 B1 KR 101068139B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
forming
ldmosfet
oxide film
gate electrode
Prior art date
Application number
KR1020040030437A
Other languages
English (en)
Other versions
KR20050104965A (ko
Inventor
홍대욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040030437A priority Critical patent/KR101068139B1/ko
Publication of KR20050104965A publication Critical patent/KR20050104965A/ko
Application granted granted Critical
Publication of KR101068139B1 publication Critical patent/KR101068139B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 소자의 특성을 향상시키기 위한 LD(Lateral Double-diffused)MOSFET 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 소정 영역을 선택적으로 식각하여 이후의 공정에서 형성될 소자분리막 보다 얕은 깊이의 홈을 형성하는 단계; 상기 홈을 산화막으로 매립시켜 산화막 재질의 플레이트를 형성하는 단계; 상기 결과의 기판에 고전압 웰을 형성하는 단계; 상기 반도체 기판의 적소에 트렌치형의 소자분리막을 형성하는 단계; 상기 반도체 기판에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; 상기 결과의 기판 상에 게이트 절연막을 개재시켜 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서의 양측 기판에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

ＬＤＭＯＳＦＥＴ 제조방법{METHOD FOR MANUFACTURING LATERAL DOUBLE-DIFFUSED METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR}
도 1은 종래의 제1실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 단면도.
도 2는 종래의 제2실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 종래의 제1, 제2실시예에 따른 LDMOSFET의 I/V특성을 나타낸 그래프.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 플레이트
42 : 고전압 웰 43 : 소자분리막
44 : 드리프트 영역 45 : 게이트 절연막
46 : 게이트 전극 47 : 스페이서
48 : 소오스/드레인 영역
본 발명은 고전압 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 특성을 향상시킬 수 있는 LDMOSFET 제조방법에 관한 것이다.
일반적으로 고전압 전력(Power) 모스펫(MOSFET : Metal Oxide Semiconductor Field Effect Transistor) 소자는 다른 반도체 소자에 비해 우수한 스위칭 속도를 가지고 있으며, 고전압 및 고전류의 제어가 가능하다.
이러한 고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : IGBT), EDMOSFET(Extended Drain MOSFET) 및 LDMOSFET(Lateral Double-diffused MOSFET) 등이 있다.
이중에서 상기 LDMOSFET(Lateral Double-diffused MOSFET)은 칩(Chip) 내에서 HSD(High Side Driver), LSD(Low Side Driver), 또는, H-브릿지(Bridge) 회로 등에 다양하게 사용할 수 있고, 제조공정 역시 저전압 소자공정과 같이 집적하기 용이하다.
상기 LDMOSFET(Lateral Double-diffused MOSFET)은 채널(Channel)과 드레인(Drain) 사이에 측면 확산된 정션(Junction)인 드리프트(Drift) 영역을 형성한다.
도 1은 종래의 제1실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 단면도로서, 이를 참조하여 종래의 제1실시예에 따른 LDMOSFET 제조방법을 간략하게 설명 하면 다음과 같다.
종래의 제1실시예에 따른 LDMOSFET 제조방법은, 도 1에 도시된 바와 같이, 먼저, 반도체 기판(10)에 기판과 포토(Photo)장비 간의 정렬(Alignment)을 위한 얼라인 키(Align Key)(미도시) 형성 공정을 실시한다. 다음으로, 상기 반도체 기판(10)에 고전압 웰(High Voltage Well)(11)을 형성한다.
이어서, 공지의 STI(Shallow Trench Isolation) 공정을 통해 상기 반도체 기판(10)의 적소에 트렌치(Trench)형의 소자분리막(12)을 형성한다. 그런다음, 상기 반도체 기판(10)에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역(13)을 형성한다. 계속해서, 상기 결과의 기판 상에 게이트 절연막(14)을 개재시켜 게이트 전극(15)을 형성하고 나서, 상기 게이트 전극(15)의 양측벽에 스페이서(16)를 형성한다.
이후, 상기 스페이서(16) 양측 기판(10)에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인(Source/Drain) 영역(17)을 형성한다. 이때, Rp1은 드리프트 영역(13)의 깊이를 나타낸 것이다.
상기와 같은 공정을 통해 제조되는 종래의 제1실시예에 따른 LDMOSFET은 전류 구동 능력은 우수하나 고집적화에 요구되는 소자의 크기(Size)를 만족시키는 데에는 한계가 있다.
도 2는 종래의 제2실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 단면도로서, 이를 참조하여 종래의 제2실시예에 따른 LDMODFET 제조방법을 간략하게 설명하면 다음과 같다.
종래의 제2실시예에 따른 LDMOSFET 제조방법은, 도 2에 도시된 바와 같이, 먼저, 반도체 기판(20)에 기판과 포토(Photo)장비 간의 정렬(Alignment)을 위한 얼라인 키(Align Key)(미도시) 형성 공정을 실시한다. 다음으로, 상기 반도체 기판(20)에 고전압 웰(High Voltage Well)(22)을 형성한다.
이어서, 공지의 STI(Shallow Trench Isolation) 공정을 통해 상기 반도체 기판(20)의 적소에 트렌치형의 소자분리막(23)을 형성하며, 이와 동시에, 상기 STI 공정을 통해 상기 반도체 기판(20)의 소정 영역에 트렌치(T)를 형성한 다음, 상기 트렌치(T)를 산화막으로 매립시켜 산화막 재질의 플레이트(Plate)(21)를 형성한다. 이때, 상기 플레이트(21)와 소자분리막(23)의 형성은 모두 STI 공정을 통해 이루어지므로 상기 플레이트(21)와 소자분리막(23)의 깊이는 동일하다. 한편, 상기 플레이트(21)는 고전압 트랜지스터에 걸리게 되는 높은 전계를 분산시켜주는 역할을 한다.
그런다음, 상기 반도체 기판(20)에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역(24)을 형성한다. 계속해서, 상기 결과의 기판 상에 게이트 절연막(25)을 개재시켜 게이트 전극(26)을 형성하고 나서, 상기 게이트 전극(26)의 양측벽에 스페이서(27)를 형성한다.
이후, 상기 스페이서(27) 양측 기판(20)에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인(Source/Drain) 영역(28)을 형성한다. 이때, Rp2는 드리프트 영역(24)의 깊이를 나타낸 것이다.
여기서, 상기와 같은 공정을 통해 제조되는 종래의 제2실시예에 따른 LDMOSFET은 기판(20) 내에 STI 공정을 통한 산화막 재질의 플레이트(21)를 형성함으로써, 고전압 트랜지스터에 걸리는 높은 전계를 분산시켜 종래의 제1실시예에 따른 LDMOSFET 보다 소자의 크기(Size)를 감소시킬 수 있다.
그러나, 종래의 제2실시예에 따른 LDMOSFET은 종래의 제1실시예에 따른 LDMOSFET에 비하여 전류 구동 능력이 떨어지는 단점을 갖는다.
도 3a는 종래의 제1실시예에 따른 LDMOSFET의 I/V특성을 나타낸 그래프이고, 도 3b는 종래의 제2실시예에 따른 LDMOSFET의 I/V특성을 나타낸 그래프로서, 이들을 비교해 보면, 종래의 제1실시예에 따른 LDMOSFET의 전류 구동 능력이 종래의 제2실시예에 따른 LDMOSFET의 전류 구동 능력보다 우수하다는 것을 알 수 있다. 즉, 종래의 제1실시예에 따른 LDMOSFET의 단점인 소자 크기를 개선하기 위해 산화막 재질의 플레이트 형성을 추가한 종래의 제2실시예에 따른 LDMOSFET은 종래의 제1실시예에 따른 LDMOSFET에 비해 전류 구동 능력이 떨어진다는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자의 크기는 종래의 제2실시예에 따른 LDMOSFET보다는 다소 크지만, 종래의 제1실시예에 따른 LDMOSFET보다는 작게 할 수 있고, 또한, 전류 구동 능력은 종래의 제1실시예에 따른 LDMOSFET보다는 덜 우수하지만, 종래의 제2실시예에 따른 LDMOSFET보다는 우수하게 할 수 있는 LDMOSFET 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 LDMOSFET 제조방법은, 반도체 기판의 소정 영역을 선택적으로 식각하여 이후의 공정에서 형성될 소자분리막 보다 얕은 깊이의 홈을 형성하는 단계; 상기 홈을 산화막으로 매립시켜 산화막 재질의 플레이트를 형성하는 단계; 상기 결과의 기판에 고전압 웰을 형성하는 단계; 상기 반도체 기판의 적소에 트렌치형의 소자분리막을 형성하는 단계; 상기 반도체 기판에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; 상기 결과의 기판 상에 게이트 절연막을 개재시켜 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서의 양측 기판에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 LDMOSFET 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 LDMOSFET 제조방법은, 도 4a에 도시된 바와 같이, 먼저, 반도체 기판(40)에 기판과 포토(Photo)장비 간의 정렬을 위한 얼라인 키(Align Key)(미도시) 형성 공정을 실시하며, 이와 동시에, 상기 얼라인 키 형성 공정을 통해 상기 반도체 기판(40)의 소정 영역에 홈(미도시)을 형성한 후, 상기 홈을 산화막으로 매립시켜 산화막 재질의 플레이트(Plate)(41)를 형성한다. 이때, 상기 얼라인 키 형성 공정은 반도체 기판(40)을 수백Å 정도의 두께 만큼 식각하는 공정이므로, 상기 플레이트(41)는 상기 얼라인 키와 동일한 두께인 수백Å 정도의 깊이를 갖게되며, 이는 이후의 공정에서 형성될 수천Å 정도의 깊이를 갖는 소자분리막(43) 보다 얕은 깊이를 갖는 것이다. 한편, 상기 플레이트(41)는 고전압 트랜지스터에 걸리게 되는 높은 전계를 분산해주는 역할을 한다.
이어서, 상기 반도체 기판(20)에 고전압 웰(High Voltage Well)(42)을 형성하고 나서, 공지의 STI 공정을 통해 상기 반도체 기판(40)의 적소에 트렌치형의 소자분리막(43)을 형성한다.
그런다음, 도 4b에 도시된 바와 같이, 상기 반도체 기판(40)에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역(44)을 형성한다. 이때, Rp3는 드리프트 영역(44)의 깊이를 나타낸 것이다. 계속해서, 상기 결과의 기판 상에 게이트 절연막(45)을 개재시켜 게이트 전극(46)을 형성하고 나서, 상기 게이트 전극(46)의 양측벽에 스페이서(47)를 형성한다.
이후, 도 4c에 도시된 바와 같이, 상기 스페이서(47) 양측 기판(40)에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인(Source/Drain) 영역(48)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 실시예에 따른 LDMOSFET은 종래의 제2실시예에서와 같이 고전압 트랜지스터에 걸리게 되는 높은 전계를 분산시킬 수 있는 산화막 재질의 플레이트(41)를 형성하되, 종래의 제2실시예에서의 트렌 치에 비해 얕은 깊이를 갖는 홈을 초기 공정인 얼라인 키 형성 공정을 실시할 때에 함께 형성한 후, 이를 산화막으로 매립시켜 상기 플레이트(41)를 형성한다. 이는, 종래의 제2실시예에서의 플레이트(21)에 비해 전계 분산 능력이 다소 떨어지더라도 플레이트 형성이 아예 되어 있지 않은 종래의 제1실시예에 따른 LDMOSFET에 비해 전계 분산 능력을 증가시키기 위한 것이며, 이에, 본 발명의 실시예에 따른 LDMOSFET은 종래의 제1실시예에 따른 LDMOSFET과 종래의 제2실시예에 따른 LDMOSFET의 중간 정도의 크기로 제조될 수 있으며, 종래의 제2실시예에 따른 LDMOSFET에 비해서 전류 구동 능력이 향상된다.
이상에서와 같이, 본 발명은 고전압 소자인 LDMOSFET을 제조함에 있어서, 종래의 제2실시예에서와 같이 고전압 트랜지스터에 걸리게 되는 높은 전계를 분산시킬 수 있는 산화막 재질의 플레이트를 형성하되, 종래의 제2실시예에서의 트렌치에 비해 얕은 깊이를 갖는 홈을 초기 공정인 얼라인 키 형성 공정을 실시할 때에 함께 형성한 후, 이를 산화막으로 매립시켜 상기 플레이트를 형성함으로써, 소자의 크기를 종래의 제2실시예에 따른 LDMOSFET보다는 다소 크지만, 플레이트가 형성되어 있지 않은 종래의 제1실시예에 따른 LDMOSFET보다는 작게 할 수 있다.
또한, 본 발명의 상기 홈은 종래의 제2실시예에서의 트렌치에 비해 얕은 깊이를 갖기 때문에, 전류 구동 능력을 종래의 제1실시예에 따른 LDMOSFET보다는 덜 우수하지만, 종래의 제2실시예에 따른 LDMOSFET보다는 우수하게 할 수 있다.
즉, 본 발명에 따른 LDMOSFET은 종래의 제1, 제2실시예에 따른 LDMOSFET의 장단점을 보완시킴으로써, 소자의 특성을 향상시킬 수 있다.

Claims (1)

  1. 반도체 기판의 소정 영역을 선택적으로 식각하여 이후의 공정에서 형성될 소자분리막 보다 얕은 깊이의 홈을 형성하는 단계;
    상기 홈을 산화막으로 매립시켜 산화막 재질의 플레이트를 형성하는 단계;
    상기 플레이트가 형성된 결과물의 반도체 기판에 고전압 웰을 형성하는 단계;
    상기 반도체 기판의 적소에 트렌치형의 소자분리막을 형성하는 단계;
    상기 반도체 기판에 저농도 불순물을 선택적으로 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역이 형성된 결과물의 반도체 기판 상에 게이트 절연막을 개재시켜 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 양측의 반도체 기판에 고농도 불순물을 선택적으로 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 LDMOSFET 제조방법.
KR1020040030437A 2004-04-30 2004-04-30 Ｌｄｍｏｓｆｅｔ 제조방법 KR101068139B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040030437A KR101068139B1 (ko) 2004-04-30 2004-04-30 Ｌｄｍｏｓｆｅｔ 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040030437A KR101068139B1 (ko) 2004-04-30 2004-04-30 Ｌｄｍｏｓｆｅｔ 제조방법

Publications (2)

Publication Number Publication Date
KR20050104965A KR20050104965A (ko) 2005-11-03
KR101068139B1 true KR101068139B1 (ko) 2011-09-27

Family

ID=37282413

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040030437A KR101068139B1 (ko) 2004-04-30 2004-04-30 Ｌｄｍｏｓｆｅｔ 제조방법

Country Status (1)

Country Link
KR (1) KR101068139B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779401B1 (ko) * 2006-08-29 2007-11-23 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100778861B1 (ko) * 2006-12-12 2007-11-22 동부일렉트로닉스 주식회사 Ｌｄｍｏｓ 반도체 소자의 제조 방법
KR100817084B1 (ko) * 2007-02-02 2008-03-26 삼성전자주식회사 고전압 트랜지스터 및 그 제조방법
KR100848245B1 (ko) * 2007-06-25 2008-07-24 주식회사 동부하이텍 반도체 소자 및 그 제조방법
KR100899764B1 (ko) * 2007-06-26 2009-05-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
KR100940625B1 (ko) * 2007-08-31 2010-02-05 주식회사 동부하이텍 엘씨디 구동 칩 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334990A (ja) 2001-03-06 2002-11-22 Fuji Electric Co Ltd 半導体装置
JP2003037267A (ja) 2001-05-18 2003-02-07 Fuji Electric Co Ltd 半導体装置の製造方法
JP2003060204A (ja) 2001-06-29 2003-02-28 Atmel Germany Gmbh Ｄｍｏｓトランジスタの製造方法
JP2004508697A (ja) 2000-06-09 2004-03-18 モトローラ・インコーポレイテッド 半導体デバイスおよび半導体デバイスを形成する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004508697A (ja) 2000-06-09 2004-03-18 モトローラ・インコーポレイテッド 半導体デバイスおよび半導体デバイスを形成する方法
JP2002334990A (ja) 2001-03-06 2002-11-22 Fuji Electric Co Ltd 半導体装置
JP2003037267A (ja) 2001-05-18 2003-02-07 Fuji Electric Co Ltd 半導体装置の製造方法
JP2003060204A (ja) 2001-06-29 2003-02-28 Atmel Germany Gmbh Ｄｍｏｓトランジスタの製造方法

Also Published As

Publication number Publication date
KR20050104965A (ko) 2005-11-03

Similar Documents

Publication Publication Date Title
JP3395473B2 (ja) 横型トレンチｍｉｓｆｅｔおよびその製造方法
KR0167273B1 (ko) 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
KR20040033313A (ko) 셀 트렌치 게이트 전계 효과 트렌지스터 및 그 제조 방법
JP2002231948A (ja) トレンチゲート型半導体装置及びその製造方法
US8076720B2 (en) Trench gate type transistor
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
JP2007087985A (ja) 絶縁ゲート型半導体装置およびその製造方法
US9876069B1 (en) High-voltage semiconductor device and method for manufacturing the same
US7268392B2 (en) Trench gate semiconductor device with a reduction in switching loss
US8399915B2 (en) Semiconductor device
JP2007294759A (ja) 半導体装置およびその製造方法
KR101068139B1 (ko) Ｌｄｍｏｓｆｅｔ 제조방법
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
US20170213909A1 (en) Method for Fabricating a Shallow and Narrow Trench FET
JP5378925B2 (ja) 半導体装置およびその製造方法
US11444167B2 (en) Method of manufacturing trench type semiconductor device
KR100734143B1 (ko) 디모스 트랜지스터 및 그 제조방법
CN104377133B (zh) 沟槽型双扩散金属氧化物半导体晶体管的制作方法
CN114078956A (zh) 具有掩埋场电极连接的晶体管器件
US20090065858A1 (en) Dmos transistor and fabrication method thereof
CN108133963B (zh) 场效应管及其制作方法
US6878997B2 (en) Compensation component and method for fabricating the component
US8072027B2 (en) 3D channel architecture for semiconductor devices
JP2007324361A (ja) 半導体装置及びその製造方法
TWI804303B (zh) 寄生接面場效電晶體阻抗的降低方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190819

Year of fee payment: 9