KR100817084B1 - 고전압 트랜지스터 및 그 제조방법 - Google Patents

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김용찬
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Abstract

기생 트랜지스터에 의한 험프의 발생을 방지할 수 있는 고전압 트랜지스터와 그 제조방법을 제시한다. 그 트랜지스터와 그 방법은 반도체기판 상에 소정의 폭을 유지하면서 활성영역의 중앙부위를 따라 연장되는 게이트전극의 양측의 반도체기판에 형성되며, 부분적으로 소자분리막의 하부로 확장되는 제2 웰을 포함한다. 이때, 활성영역은 게이트전극의 하부에 위치하면서 소자분리막을 분리시키는 제1 활성영역 및 제1 활성영역과 소자분리막에 의해 한정되는 제2 활성영역으로 이루어진다.
고전압, 트랜지스터, 기생 트랜지스터, 활성영역, 확장

Description

고전압 트랜지스터 및 그 제조방법{High-voltage transistor and method of manufacturing the same}
도 1a는 종래의 고전압 트랜지스터의 구조를 나타내는 평면도이고, 도 1b는 도 1a의 1B-1B선을 따라 절단한 단면도이다.
도 2는 종래의 고전압 트랜지스터에 대한 기생 트랜지스터의 영향을 살펴보기 위하여, 게이트전압(Vg)에 따른 드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 3a는 본 발명에 의한 고전압 트랜지스터의 구조를 나타내는 평면도이고, 도 3b는 도 3a의 3B-3B선을 따라 절단한 단면도이다.
도 4 내지 도 7은 본 발명에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정단면도들이다.
도 8은 본 발명에 의한 트랜지스터와 종래의 트랜지스터를 비교하기 위하여, 게이트전압(Vg)에 따른 드레인 전류(Id)의 관계를 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100; 반도체 기판 102; 제1 웰
108; 패드 마스크 114; 제2 웰
116; 소스/드레인 영역 120; 소자분리막
130; 활성영역 130a; 제1 활성영역
130b; 제2 활성영역 140; 게이트절연막
142; 게이트전극
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 고전압(high voltage) 트랜지스터의 전류-전압 곡선에서의 험프(hump)를 방지하는 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 트랜지스터는 CMOS와 같이 저전압에서 구동하는 소자와 로직소자와 같이 고전압에서 구동하는 소자가 하나의 반도체 기판에 병합되고 있다. 이때, 고전압에서 구동하는 트랜지스터는 고전압의 동작을 위하여 높은 항복전압이 요구된다. 높은 항복전압을 얻기 위해서는 반도체 기판에 형성하는 웰(well)에 도핑되는 불순물의 농도를 낮추는 것이 필요하다.
도 1a는 종래의 고전압 트랜지스터의 구조를 나타내는 평면도이고, 도 1b는 도 1a의 1B-1B선을 따라 절단한 단면도이다. 이때, 절단선 1B-1B는 설명의 편의상 부분적으로는 활성영역(30)을 지나도록 하고, 부분적으로는 소자분리막(20)을 지나도록 설정하였다.
도 1a 및 도 1b에서와 같이, 반도체 기판(10) 내에 제1 도전형, 예컨대 p형의 불순물이 도핑된 제1 웰(well; 12)을 형성한다. 필드(field)영역을 이루는 소 자분리막(20)은 도시된 바와 같이 활성영역(30)을 정의한다. 활성영역(30)의 중앙부위에는 게이트절연막(40)을 게재한 게이트전극(42)이 반도체 기판(10) 상에 배치되고, 게이트전극(42) 양측에는 제1 도전형과 반대인 제2 도전형, 예컨대 n형의 불순물이 도핑된 제2 웰(14)이 위치한다. 제2 웰(14)은 도시된 바와 같이 부분적으로 소자분리막(20) 및 게이트전극(42)의 하부로 확장된다.
제2 웰(14) 내에는 게이트전극(42)과 소정의 거리만큼 이격되어 형성된 소스/드레인 영역(16)이 형성되고, 소스/드레인 영역(16) 상에는 도전성을 향상하기 위하여 실리사이드층(18)이 형성될 수 있다. 소스/드레인 영역(16)은 고농도의 제2 도전형의 불순물이 도핑되며, 제2 웰(14)은 제1 웰(12)보다는 도핑농도가 상대적으로 높고 소스/드레인 영역(16)보다는 도핑농도가 상대적으로 낮다.
그런데, 고전압 트랜지스터는 특성상 30V 이상의 구동전압을 사용한다. 높은 구동전압으로 인해 상대적으로 낮은 도핑농도를 갖는 제1 웰(12)의 도핑농도의 프로파일의 변화를 야기한다. 아울러, 후속 열처리 공정에서 제1 웰(12) 내의 불순물의 편석(segregation)이 일어난다. 예를 들어, NMOS 트랜지스터의 경우, 후속 열처리 공정에서 제1 도전형인 보론(B)의 편석이 일어나, 소자분리막(20)의 에지(edge)에서 보론의 농도가 감소한다.
편석이 일어나면, 제2 웰(14)이 소자분리막(20)의 하부로 침투된 부분(a)의 소자분리막(20) 하부 또는 소자분리막(20)과 활성영역(30)이 접하는 부분(b)에 약한 반전(weak inversion)이 일어난다. 다시 말해, 불순물의 편석은 약한 반전을 일으키고, 상기 약한 반전에 의해 소자분리막(20)의 하부로 침투된 부분(a)의 소자 분리막(20) 하부 또는 소자분리막(20)과 활성영역(30)이 접하는 부분(b)에 기생(parasitic) MOS 트랜지스터가 형성된다.
도 2는 종래의 고전압 트랜지스터에 대한 기생 트랜지스터의 영향을 살펴보기 위하여, 게이트전압(Vg)에 따른 드레인 전류(Id)의 관계를 나타낸 그래프이다. 이때, 기판전압(back bias voltage; Vb)은 0V에서 -3V로 변화시키면서 측정하였다. 또한, 실험을 위한 웨이퍼는 무작위로 추출하였으며, 그 중 굵은 실선에 해당하는 웨이퍼는 A 그리고 가는 실선에 해당하는 웨이퍼는 B로 표시하였다. 한편, 험프가 나타나는 부분을 강조하기 위하여 별도로 사각형(c)으로 강조하였다.
도시된 바와 같이, 웨이퍼 A의 오프 전류(Ioff)는 약 0.08(pA/㎛), 문턱전압(Vth)은 약 1.08V 그리고 포화 드레인전류(Id(sat))는 약 344(㎂/㎛)로 상대적으로 작은 험프가 일어났다. 반면, 웨이퍼 B의 오프 전류(Ioff)는 약 97.12(pA/㎛), 문턱전압(Vth)은 약 1.09V 그리고 포화 드레인전류(Id(sat))는 약 346(㎂/㎛)로 웨이퍼 A에 비하여 큰 험프가 발생하였다. 특히 웨이퍼 B의 오프 전류는 웨이퍼 A의 것보다 매우 크게 나타났다. 상기 웨이퍼들은 무작위로 추출하였으므로 임의의 웨이퍼에 상대적으로 큰 험프가 일어날 수 있다. 기생 트랜지스터에 의한 험프는 누설전류를 크게 발생할 수도 있다. 기생 트랜지스터는 심한 경우에 문턱전압 이하의 누설전류(sub-threshold leakage current)를 유발하기도 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기생 트랜지스터에 의한 험프의 발생을 방지할 수 있는 고전압 트랜지스터를 제공하는 데 있다. 또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 트랜지스터를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 고전압 트랜지스터는 반도체기판과, 상기 반도체기판에 활성영역을 정의하는 소자분리막을 포함한다. 또한, 상기 반도체기판 상에 소정의 폭을 유지하면서 상기 활성영역의 중앙부위를 따라 연장되는 게이트전극 및 상기 게이트전극 양측의 상기 반도체기판에 형성되며, 부분적으로 상기 소자분리막의 하부로 확장되는 제2 웰을 포함한다. 이때, 상기 활성영역은 상기 게이트전극의 하부에 위치하면서, 소자분리막을 분리시키는 제1 활성영역 및 상기 제1 활성영역과 상기 소자분리막에 의해 한정되는 제2 활성영역으로 이루어진다.
본 발명의 상기 게이트전극은 상기 제1 활성영역을 덮는 것이 바람직하고, 상기 제2 웰은 부분적으로 상기 게이트전극의 양측 하부로 확장될 수 있다. 또한, 상기 제1 활성영역은 트랜지스터의 종류에 따라 폭(w)과 길이(ℓ)가 정해질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 고전압 트랜지스터의 제조방법은 먼저 반도체기판에 활성영역을 정의하는 소자분리막을 형성한다. 그후, 상기 반도체기판의 활성영역의 양측에 형성되며 부분적으로 상기 소자분리막 의 하부로 확장되는 제2 웰을 형성한다. 상기 반도체기판 상에 소정의 폭을 유지하면서 상기 활성영역의 중앙부위를 따라 연장되는 게이트전극을 형성한다. 이때, 상기 활성영역은 상기 게이트전극의 하부에 위치하면서 상기 소자분리막을 분리시키는 제1 활성영역 및 상기 제1 활성영역과 상기 소자분리막에 의해 한정되는 제2 활성영역으로 이루어진다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예는 종래의 고전압 트랜지스터에서 발생하는 기생 트랜지스터를 방지하기 위하여 활성영역이 확장된 구조를 제시할 것이다. 확장된 활성영역에 의해 웰에서의 불순물이 편석되는 것을 방지할 수 있다. 활성영역은 본 발명의 확장된 제1 활성영역(130a)과 도 1a의 활성영역에 대응하는 제2 활성영역(130b)으로 구분될 것이며, 이를 참조번호 130으로 통칭할 것이다.
도 3a는 본 발명의 실시예에 의한 고전압 트랜지스터의 구조를 나타내는 평면도이고, 도 3b는 도 3a의 3B-3B선을 따라 절단한 단면도이다. 이때, 절단선 3B-3B는 설명의 편의상 부분적으로는 활성영역(130)을 지나도록 하고, 부분적으로는 소자분리막(120)을 지나도록 설정하였다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 내에 제1 도전형의 불순물이 도핑된 제1 웰(well; 102)을 형성한다. 필드(field)영역을 이루는 소자분리막(120)은 도시된 바와 같이 활성영역(130)을 정의한다. 활성영역(130)의 중앙부위에는 게이트절연막(140)을 게재한 게이트전극(142)이 반도체 기판(100) 상에 배치되고, 게이트전극(142) 양측에는 제1 도전형과 반대인 제2 도전형의 불순물이 도핑된 제2 웰(114)이 위치한다. 제2 웰(114)은 도시된 바와 같이 부분적으로 소자분리막(120) 및 게이트전극(142)의 하부로 확장된다.
제1 웰(102)의 불순물은 그 상부에 형성된 트랜지스터의 종류에 따라 달라지는 데, 예를 들어 상기 트랜지스터가 NMOS일 경우에는 p형 불순물을 도핑하고, 상기 트랜지스터가 PMOS일 때에는 n형 불순물을 도핑한다. 상기 p형 불순물은 보론(B), 인듐(In) 등일 수 있고, 상기 n형 불순물은 인(P), 아르제닉(As) 등일 수 있다. 또한, 본 실시예에서의 제1 웰(102)은 이온주입을 수행하여 불순물을 도핑하는 것이 바람직하다.
제2 웰(114) 내에는 게이트전극(142)과 소정의 거리만큼 이격되어 배치된 소스/드레인 영역(116)이 형성되고, 소스/드레인 영역(116) 상에는 도전성을 향상하기 위한 실리사이드층(118)이 형성될 수 있다. 제2 웰(114)은 소스/드레인 영역(116)과 반도체 기판(100) 사이에서의 펀치쓰루(punch-through) 전압이 소스/드레인 영역(16)에 직접 인가된 고전압보다 커야 하기 때문에 형성된다. 즉, 소스/드레인 영역(116)과 반도체 기판(100) 또는 제1 웰(102) 사이에서의 브레이크 다운(break-down) 전압이 상기 고전압보다 커야 하기 때문이다. 이에 따라, 제2 웰(114)은 드리프트(drift) 영역이라고도 한다. 제2 웰(114)은 제2 활성영역(130b)에서의 채널영역(132)을 한정한다.
소스/드레인 영역(116)은 고농도의 제2 도전형의 불순물이 도핑되며, 제2 웰(114)의 도핑농도는 제1 웰(102)보다 상대적으로 높고 소스/드레인 영역(116)보다 상대적으로 낮은 것이 바람직하다. 본 실시예에서는 제1 웰(102)의 도즈량은 약 1.0x1010 ions/cm2, 제2 웰(114)의 도즈량은 약 1.0x1012 ions/cm2 그리고 소스/드레인 영역(116)의 도즈량은 약 1.0x1015 ions/cm2으로 조절하였다.
한편, 제1 웰(102)의 불순물은 제2 웰(114)과 소스/드레인 영역(116)에 도핑된 불순물과는 다른 형태이다. 예를 들어, 상기 트랜지스터가 NMOS일 경우에는 제1 웰(102)의 불순물은 p형 불순물로서 주기율표에서 3족 원소를 포함하고 제2 웰(114) 및 소스/드레인 영역(116)의 불순물은 n형 불순물로서 주기율표에서 5족 원소를 포함할 수 있다. 상기 트랜지스터가 PMOS일 경우에는 제1 웰(102)의 불순물은 n형 불순물로서 5족 원소를 포함하고 제2 웰(114) 및 소스/드레인 영역(116)의 불순물은 p형 불순물로서 3족 원소를 포함할 수 있다. 상기 p형 불순물의 예로서 보론(B)을 들 수 있고, 상기 n형 불순물의 예로서 인(P)을 들 수 있다.
본 발명의 활성영역(130)은 제1 활성영역(130a)과 제2 활성영역(130b)으로 나뉜다. 제1 활성영역(130a)은 제2 활성영역(130b)의 중앙부위에서 소정의 폭(w)과 길이(ℓ)를 가지면서 제1 활성영역(130a)의 외부로 확장된 형태를 갖는다. 상기 폭(w)과 길이(ℓ)는 고전압 트랜지스터의 종류에 따라 달라질 수 있다. 상기 폭(w) 은 게이트 전극(142)의 폭보다 좁은 것이 바람직하며, 제1 활성영역(130a)은 게이트전극(142)에 의해 덮이는 것이 바람직하다.
본 발명의 제1 활성영역(130a)은 고전압과 열처리 등에 의해 제1 웰(102)에 도핑된 불순물의 편석을 방지하는 역할을 한다. 만일, 상기 불순물이 p형 불순물, 예컨대 보론(B)이면 소자분리막(120) 근처에서 보론(B)의 농도저하를 방지할 수 있다. 이에 따라, 도 1a 및 도 1b를 통하여 설명한 소자분리막의 하부 및 에지에서 기생 트랜지스터가 발생하는 것이 억제할 수 있다.
제2 활성영역(130b)은 도 1a의 활성영역과 동일하다. 구체적으로, 제2 활성영역(130b)은 앞에서 설명한 소스/드레인 영역(116)과 채널영역(132)을 포함하면서, 가장자리는 끊어짐이 없이 직선에 가까운 형태로 일정한 영역을 한정하는 구조를 갖는다. 제2 활성영역(130b)은 상기 트랜지스터가 실질적으로 동작하는 영역이다.
도 4 내지 도 7은 본 발명의 실시예에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정단면도들이다. 이때, 상기 단면도들은 도 3a의 3B-3B선에 따른 것이다. 여기서는, NMOS를 중심으로 설명한다.
도 3a 및 도 4를 참조하면, 반도체기판(100), 예컨대 실리콘 기판 내에 제1 도전형, 예컨대 p형 불순물로 이루어진 제1 웰(102)을 형성한다. 제1 웰(102)은 BF2를 사용하여 약 1.0x1010 ions/cm2의 도즈량을 갖도록 형성한다. 이어서, 반도체 기판(100) 상에 패드 산화막(104)과 하드마스크용 질화막(106)으로 이루어진 패드 마스크(108)를 패턴 형태로 순차적으로 형성한다. 패드 산화막(104)은 기판(100)과 질화막(104) 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 형성한다. 질화막(106)은 소자분리 영역을 형성하기 위하여 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
구체적으로, 활성영역(130)을 정의하는 포토레지스트 패턴(110)을 마스크로 하여 건식식각 방법으로 질화막(106)과 패드 산화막(104)을 식각하여 패드 마스크(108)를 형성한다. 질화막(106)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
도 3a 및 도 5를 참조하면, 포토레지스트 패턴(110)을 제거한 다음, 패드 마스크(108)를 식각마스크로 사용하여 노출된 기판(100)을 이방성 건식식각하여 활성영역을 한정하는 소자분리 영역(112)을 형성한다. 포토레지스트 패턴(110)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다. 소자분리 영역(112)의 깊이는 소자분리에 충분한 깊이로 형 성한다. 잘 알려진 바와 같이, 소자분리 영역(112) 내측 표면, 바닥 및 패드 산화막(104)의 측벽에 희생산화막(도시 안됨) 및 질화막 라이너(도시 안됨)를 형성할 수 있다.
도 3a 및 도 6을 참조하면, 절연막으로 소자분리 영역(112)을 매립한 다음, 상부면을 평탄화하여 소자분리막(120)을 형성한다. 소자분리막(120)으로 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, HDP 산화막이 소자분리 영역(112)의 매립에 가장 적합하다. HDP 산화막은 막질이 치밀하고 갭필(gap fill) 특성이 좋다.
소자분리막(120)에 의해 활성영역(130)의 중앙부위에는 제1 활성영역(130a)이 형성된다. 즉, 소자분리막(120)은 제1 활성영역(130a)에 의해 분리된다. 제1 활성영역(130a)의 상면은 제2 활성영역(130b)의 상면과 동일한 레벨을 이루며 동일한 불순물이 도핑된다. 도 6에 의하면, 제1 활성영역(130a)과 제2 활성영역(130b)은 소자분리막(120)에 의해 한정되어 외부로 노출된다.
이어서, 채널영역(132)을 정의하면서 제1 도전형과 반대되는 제2 도전형, 예컨대 n형 불순물을 도핑된 제2 웰(114)을 형성한다. 본 실시예에서는 인(P)을 사용하여 약 1.0x1012 ions/cm2의 도즈량을 갖도록 형성하였다. 제2 웰(114)은 부분적으로 소자분리막(120)의 하부로 확장된다.
도 3a 및 도 7을 참조하면, 채널영역(132), 제1 활성영역(130a) 및 소자분 리막(120)의 일부를 소정의 폭으로 덮으면서 연장되는 게이트절연막(140)과 게이트전극(142)을 순차적으로 형성한다. 게이트절연막(140)은 실리콘 산화막 또는 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물과 같은 금속산화물을 사용할 수 있다. 게이트전극(142)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속을 함유하는 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속을 함유하는 물질은 텅스텐 및 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 및 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
이어서, 제2 활성영역(130b)의 제2 웰(114) 내에 게이트전극(142)과 소정의 거리만큼 이격되어 형성된 소스/드레인 영역(116)이 형성되고, 소스/드레인 영역(116) 상에는 도전성을 향상하기 위한 실리사이드층(118)이 형성될 수 있다. 소스/드레인 영역(116)은 고농도의 제2 도전형의 불순물이 도핑되며, 제2 웰(114)보다 상대적으로 높은 도핑농도로 불순물을 도핑한다. 본 발명의 실시예에서는 인(P)을 사용하여 약 1.0x1015 ions/cm2의 도즈량을 갖도록 형성하였다.
도 8은 본 발명의 실시예에 의한 트랜지스터와 종래의 트랜지스터를 비교하기 위하여, 게이트전압(Vg)에 따른 드레인 전류(Id)의 관계를 나타낸 그래프이다. 이때, 기판전압(back bias voltage; Vb)을 0V에서 -3V로 변화시키면서 측정하였다. 굵은 실선은 본 발명의 트랜지스터 그리고 가는 실선은 종래의 트랜지스터에 해당한다. 한편, 상기 트랜지스터들을 비교하기 위하여 험프가 나타날 수 있는 부분을 사각형(d)으로 강조하였다. 이때, 본 발명의 트랜지스터의 제2 활성영역의 폭(w)은 1.0㎛, 길이(ℓ)는 1.5㎛로 하였다.
도시된 바와 같이, 본 발명의 트랜지스터는 문턱전압(Vth)은 약 1.06V 그리고 포화 드레인전류(Id(sat))는 약 335(㎂/㎛)으로 험프가 일어나지 않았다. 반면, 종래의 트랜지스터 문턱전압(Vth)은 약 1.08V 그리고 포화 드레인전류(Id(sat))는 약 344(㎂/㎛)로 험프 현상이 발생하였다. 즉, 본 발명의 트랜지스터에 의하면, 소자분리막 근처에 불순물의 편석이 일어나지 않음으로써, 편석에 의한 기생 트랜지스터가 발생되지 않음을 알 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 의한 고전압 트랜지스터 및 그 제조방법에 의하면, 확장된 활성영역을 구비함으로써, 소자분리막의 하부 및 에지에서의 기생 트랜지스터의 발생을 억제하여 전압-전류 곡선에서의 험프가 일어나는 것을 막을 수 있다.

Claims (25)

  1. 반도체기판;
    상기 반도체기판에 활성영역을 정의하는 소자분리막;
    상기 반도체기판 상에 소정의 폭을 유지하면서 상기 활성영역의 중앙부위를 따라 연장되는 게이트전극; 및
    상기 게이트전극 양측의 상기 반도체기판에 형성되며, 부분적으로 상기 소자분리막의 하부로 확장되는 제2 웰을 포함하고,
    상기 활성영역은
    상기 게이트전극의 하부에 위치하면서, 소자분리막을 분리시키는 제1 활성영역; 및
    상기 제1 활성영역과 상기 소자분리막에 의해 한정되는 제2 활성영역으로 이루어진 고전압 트랜지스터.
  2. 제1항에 있어서, 상기 소자분리막은 소자분리에 충분한 깊이로 형성된 것을 특징으로 하는 고전압 트랜지스터.
  3. 제1항에 있어서, 상기 소자분리막은 HDP 산화막으로 이루어진 것을 특징으로 하는 고전압 트랜지스터.
  4. 제1항에 있어서, 상기 게이트전극은 상기 제1 활성영역을 덮는 것을 특징으로 하는 고전압 트랜지스터.
  5. 제1항에 있어서, 상기 제2 웰은 부분적으로 상기 게이트전극의 양측 하부로 확장되는 것을 특징으로 하는 고전압 트랜지스터.
  6. 제1항에 있어서, 상기 제1 활성영역은 트랜지스터의 종류에 따라 폭(w)과 길이(ℓ)가 정해지는 것을 특징으로 하는 고전압 트랜지스터.
  7. 제1항에 있어서, 상기 제1 활성영역의 상면은 상기 제2 활성영역의 상면과 동일한 레벨을 이루는 것을 특징으로 하는 고전압 트랜지스터.
  8. 제1항에 있어서, 상기 제2 웰 내에는 상기 게이트전극과 소정의 거리만큼 이격되어 배치된 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  9. 제8항에 있어서, 상기 제2 웰과 상기 소스/드레인 영역은 동일한 도전형의 불순물이 도핑된 것을 특징으로 하는 고전압 트랜지스터.
  10. 제9항에 있어서, 상기 불순물은 주기율표에서 5족 원소를 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  11. 제1항에 있어서, 상기 반도체기판의 상부에 상기 활성영역과 소자분리막을 수용하는 제1 웰을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  12. 제11항에 있어서, 상기 제1 웰에 도핑된 불순물은 상기 제2 웰과 반대되는 도전형인 것을 특징으로 하는 고전압 트랜지스터.
  13. 제12항에 있어서, 상기 불순물은 주기율표에서 3족 원소를 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  14. 제13항에 있어서, 상기 불순물은 보론(B)인 것을 특징으로 하는 고전압 트랜지스터.
  15. 제12항에 있어서, 상기 제2 웰의 도핑농도는 상기 제1 웰의 도핑농도보다 큰 것을 특징으로 하는 고전압 트랜지스터.
  16. 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체기판의 활성영역의 양측에 형성되며, 부분적으로 상기 소자분리막의 하부로 확장되는 제2 웰을 형성하는 단계; 및
    상기 반도체기판 상에 소정의 폭을 유지하면서 상기 활성영역의 중앙부위를 따라 연장되는 게이트전극을 형성하는 단계를 포함하고,
    상기 활성영역은
    상기 게이트전극의 하부에 위치하면서, 상기 소자분리막을 분리시키는 제1 활성영역; 및
    상기 제1 활성영역과 상기 소자분리막에 의해 한정되는 제2 활성영역으로 이루어진 고전압 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 게이트전극은 상기 제1 활성영역을 덮는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  18. 제16항에 있어서, 상기 제2 웰은 부분적으로 상기 게이트전극의 양측 하부로 확장되는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  19. 제16항에 있어서, 상기 제1 활성영역은 트랜지스터의 종류에 따라 폭(w)과 길이(ℓ)가 정해지는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  20. 제16항에 있어서, 상기 제2 웰 내에는 상기 게이트전극과 소정의 거리만큼 이격되어 배치된 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  21. 제20항에 있어서, 상기 제2 웰과 상기 소스/드레인 영역은 동일한 도전형의 불순물이 도핑된 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  22. 제16항에 있어서, 상기 반도체기판의 상부에 상기 활성영역과 소자분리막을 수용하기 위한 제1 웰을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  23. 제22항에 있어서, 상기 제1 웰에 도핑된 불순물은 상기 제2 웰과 반대되는 도전형인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  24. 제23항에 있어서, 상기 불순물은 보론(B)인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  25. 제24항에 있어서, 상기 제2 웰의 도핑농도는 상기 제1 웰의 도핑농도보가 큰 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
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