JP2004319789A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】トランジスタの電気的特性においてハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計できる半導体装置装置およびその製造方法を提供する。
【解決手段】基板１０に活性領域３１を区分するように溝１４を形成し、形成された溝１４を埋め込むように埋め込み絶縁膜２０を形成し、基板１０の活性領域３１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１上に埋め込み絶縁膜１０上にまで延伸してゲート電極２２を形成する。さらに、ゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０を形成する。ここで、埋め込み絶縁膜２０は、基板１０の表面よりも突出して、溝１４の縁１５を越えて活性領域３１上にまで延伸して形成される。
【選択図】図２
【解決手段】基板１０に活性領域３１を区分するように溝１４を形成し、形成された溝１４を埋め込むように埋め込み絶縁膜２０を形成し、基板１０の活性領域３１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１上に埋め込み絶縁膜１０上にまで延伸してゲート電極２２を形成する。さらに、ゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０を形成する。ここで、埋め込み絶縁膜２０は、基板１０の表面よりも突出して、溝１４の縁１５を越えて活性領域３１上にまで延伸して形成される。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタは多くのＬＳＩに用いられており、その製造方法なども盛んに開発が行われている。
たとえば、ゲート電極の両端に埋め込み絶縁領域を形成し、トランジスタを電気的に分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）し、ＭＯＳトランジスタを形成する方法が知られている。
図９は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図である。基板１１０に活性領域を区分するための溝１１４が形成され、溝１１４の表面には酸化膜１１１が形成され、酸化膜１１１が形成された溝１１４には埋め込み絶縁膜１２０が形成されている。基板１１０の活性領域１３１上にはゲート絶縁膜１２１が形成され、ゲート絶縁膜１２１上にはゲート電極１２２が形成されている。また、図示はしないが、ゲート電極近傍の活性領域１３１にソース・ドレイン領域が形成され、ＭＯＳトランジスタを構成している。
【０００３】
図１０〜１１は、上記の従来の半導体装置にかかる製造方法を順次模式的に示す断面図である。
まず、図１０（ａ）に示すように、基板１１０上に絶縁膜を形成し、所定のパターンに加工する。たとえば、基板１１０上にＳｉＯ２ 膜１１２を１０ｎｍ程度形成し、ＳｉＯ２ 膜１１２上にＳｉＮ膜１１３を１５０ｎｍ程度形成する。その後、ＳｉＮ膜１１３上にレジストを塗布し、フォトリソグラフィーなどの既存の方法でレジストを所定のパターンに加工する。次に、パターン加工されたレジストをマスクとしてＳｉＮ膜１１３およびＳｉＯ２ 膜１１２を反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより除去する。続いて、レジスト膜を除去する。
【０００４】
次に、パターン加工された絶縁膜１１２，１１３をマスクとして、基板１１０に活性領域１３１を区分する溝１１４を形成し、形成された溝に埋め込み絶縁膜を形成する。
たとえば、図１０（ｂ）に示すように、ＳｉＮ膜１１３をマスクとして露出した基板１１０をたとえば３００ｎｍ程度エッチングして活性領域１３１を区分するように溝１１４を形成する。形成された溝１１４の底面および側面を１０ｎｍ程度酸化する。これにより、先に形成したＳｉＮ膜１１３と基板１１０の間に形成されたＳｉＯ２ 膜１１２と繋がる酸化膜１１１となる。次に、たとえば、絶縁膜１１６として高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を用いた化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ２ 膜を基板１１０に形成された溝１１４を埋め込むように形成する。
次に、図１０（ｃ）に示すように、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによりＳｉＮ膜１１３を露出させるまで絶縁膜１１６の表面を平坦化する。続いて、選択エッチングなどにより露出されたＳｉＮ膜１１３を除去し、埋め込み絶縁膜１２０を形成する。
【０００５】
次に、たとえば、基板１１０の所定の位置に半導体領域などを形成するため、基板１１０を所望の方法により洗浄する。一例として、基板１１０上にフォトリソグラフィーなどでマスクを形成し、イオン注入法などにより導電性物質を導入し、その後マスクを除去する。このような工程を所定の回数繰り返し、基板１１０に半導体領域を形成する。このとき、マスクを除去する工程などにおいて、基板１１０をフッ酸などで洗浄する工程を含む。その際、図１１（ｄ）に示すように、基板１１０表面から突出して形成された埋め込み絶縁膜１２０および酸化膜１１１がエッチングされ、図中Ａに示すように、活性領域となる基板１１０の縁（エッジ）１１５が露出される。
次に、ゲート絶縁膜およびゲート電極を形成する。たとえば、図１１（ｅ）に示すように、熱酸化あるいはＣＶＤ法などにより基板１１０の活性領域１３１にゲート絶縁膜１２１を形成する。また、ゲート絶縁膜１２１は必要に応じてパターン加工される。次に、ゲート絶縁膜１２１の上面に導電性材料としてたとえば導電性ポリシリコンを形成し、通常のフォトリソグラフィーなどによりマスクを形成する。その後、ＲＩＥなどによりパターン加工され、ゲート電極１２２を形成する。
その後、既知の方法に従って、ゲート電極１２２の両側部における活性領域１３１にソース・ドレイン領域を形成し、トランジスタを形成する。
【０００６】
【発明が解決しようとする課題】
上記のように、半導体装置の製造工程において、複数回のフッ酸による基板を洗浄する工程が入る。そのため、図１１（ｄ）に示すように、埋め込み絶縁膜１２０の基板１１０の表面から突出した端部の酸化膜１１および絶縁膜１２０が下方に後退（リセス）し、トランジスタの活性領域１３１となる基板１１０のエッジ１１５が露出される。
【０００７】
図１２は、図１１（ｄ）に示すＡ部分の拡大図である。基板１１０のエッジ１１５が露出された部分にゲート電極１２２が形成されると、図中の矢印で示すように電界集中が起こり、この領域において低電圧で反転層ができやすくなる。つまり、露出されたエッジ１１５部分においてスレッショルド電圧Ｖｔｈが低下する。
図１３は、従来の技術にかかる半導体装置の電気的特性を示したグラフである。形成されたトランジスタの電流（Ｉｄｓ）−電圧（Ｖｇｓ）特性において、図１３（ａ）に示すように、Ｖｇを上げていくとＶｔｈの低い基板の露出されたエッジ１１５部分のトランジスタ特性（以下、寄生ＭＯＳとも言う）が最初に観測される（ｍ）。それに続いて、本来のトランジスタ特性（ｎ）が現れる。図１３（ｂ）に示すように、上記のような製造方法により形成されたトランジスタの電気的特性はこの２つの特性を重ね合わせて表される。つまり、サブスレッショルド（Ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）領域に図中の枠内に示すようなハンプ（Ｈｕｍｐ）が現れる。
【０００８】
図１４は、ペアトランジスタの一部の回路図を示す。ペアトランジスタは、同じ大きさのトランジスタを近接して配置し、同じバイアスで駆動させるとＩｄｓ１およびＩｄｓ２が等しくなるトランジスタである。このとき、２つのトランジスタの特性が同じであることを前提としている。
上記のようなハンプが現れると、トランジスタ間の埋め込み絶縁膜のリセスのばらつきにより、ハンプが生じるＶｇもトランジスタ間で異なるため、Ｖｔｈ差が大きくなる。
図１５は、ペアトランジスタの電気的特性を示したグラフである。トランジス
タの電流（Ｉｄｓ）−電圧（Ｖｇｓ）特性において、図１５（ａ）は各トランジスタにハンプが生じない状態を示している。つまり、活性領域において電界集中する部分がなく、Ｖｔｈの低下が起こらない。そのため、図１４に示すようなペアトランジスタにおいて、左右トランジスタのＩｄが等しいとき、わずかなＶｔｈの差ΔＶｔｈａはあるもののその値は小さい。しかしながら、図１５（ｂ）に示すように、上記のような製造方法によりトランジスタを形成しペアトランジスタとすると、リセスにより各トランジスタの電気的特性においてハンプが生じる。つまり、トランジスタ間のＶｔｈの差ΔＶｔｈｂは大きくなり、マッチング特性が劣化する。また、図１５（ｂ）のように各トランジスタによってハンプが生じるＶｇも異なるため、その差ΔＶｔｈｂはΔＶｔｈａと比較するとかなり大きくなる。そのため、高精度なＭＯＳのアナログ回路が設計できなくなるという問題が生じる。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、トランジスタの電気的特性においてハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、基板の活性領域を区分するように形成された溝を埋め込むように形成された埋め込み絶縁膜と、基板の活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、埋め込み絶縁膜上にまで延伸して形成されたゲート電極と、ゲート電極の両側部における活性領域に形成されたソース・ドレイン領域とを有し、埋め込み絶縁膜は、基板の表面から突出して形成され、溝の縁を越えて活性領域上にまで延伸して形成されている。
【００１１】
上記の本発明の半導体装置においては、基板の活性領域を区分するように形成された溝を埋め込むように形成された埋め込み絶縁領域を有する。ここで、埋め込み絶縁領域は、基板表面から突出して形成され、溝の縁を越えて活性領域上にまで延伸して形成されている。これにより、電圧印加時に活性領域の縁において電界集中が起こるのを防ぐ。
【００１２】
上記の本発明の半導体装置の製造方法は、基板の活性領域を区分するように溝を形成する工程と、基板に形成された溝を埋め込み、基板の表面よりも突出した埋め込み絶縁膜を形成する工程と、基板から突出した埋め込み絶縁膜の側壁に、埋め込み絶縁膜と異なるエッチング選択比を有し、後の洗浄工程に耐性を有する材料を用いてサイドウォールを形成する工程と、基板を洗浄する工程と、基板の活性領域上にゲート絶縁膜を形成する工程と、少なくともゲート絶縁膜上から埋め込み絶縁膜上まで延伸してゲート電極を形成する工程と、ゲート電極の両側部における活性領域にソース・ドレイン領域を形成する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法においては、基板の活性領域を区分するように溝を形成し、基板に形成された溝を埋め込み、基板の表面よりも突出した埋め込み絶縁領域を形成する。基板から突出した埋め込み絶縁領域の側壁に、埋め込み絶縁領域と異なるエッチング選択比を有し、後の洗浄工程に耐性を有する材料を用いてサイドウォールを形成する。その後、基板を洗浄し、基板の活性領域上にゲート絶縁膜を形成し、少なくともゲート絶縁膜上から埋め込み絶縁領域上まで延伸してゲート電極を形成し、ゲート電極の両側部における活性領域にソース・ドレイン領域を形成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置を模式的に示した平面図である。
基板１０上に活性領域を区分するように埋め込み絶縁膜２０が形成され、活性領域を介して隣接する埋め込み絶縁膜２０にゲート絶縁膜２１およびゲート電極２２が形成されている。ゲート電極２２の両側部における活性領域には、ソース・ドレイン領域３０が形成され、トランジスタが構成されている。
【００１５】
図２（ａ）は、図１に示した半導体装置のａ−ａ’断面を模式的に示した概略断面図である。基板１０に活性領域３１を区分するための溝１４が形成され、溝１４の表面には酸化膜１１が形成され、酸化膜１１が形成された溝１４には埋め込み絶縁膜２０が形成されている。ここで、埋め込み絶縁膜２０は、基板１０の表面から突出して形成され、溝１４の縁（活性領域３１のエッジ）１５を越えて活性領域３１上にまで延伸して形成されている。また、活性領域３１上に延伸して形成されている埋め込み絶縁膜２０の上部は、溝１４の内側に形成されている埋め込み活性膜２０の表面よりも高い位置に形成されている。さらに、基板１０の活性領域上にはゲート絶縁膜２１が形成され、ゲート絶縁膜２１上にはゲート電極２２が形成されている。
図２（ｂ）は、図１に示した半導体装置のｂ−ｂ’断面を模式的に示した概略断面図である。基板１０上の所定の領域にゲート絶縁膜２１が形成され、ゲート絶縁膜２１上にゲート電極２２が形成されている。ゲート絶縁膜２１およびゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０が形成されている。
【００１６】
次に、本発明の半導体装置の製造方法について、図２〜６を参照して説明する。図３〜６は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図３（ａ）に示すように、基板１０上にＳｉＯ２ 膜１２を１０ｎｍ程度形成し、ＳｉＯ２ 膜１２上にＳｉＮ膜１３を１５０ｎｍ程度形成する。続いて、ＳｉＮ膜１３上にレジストを塗布し、フォトリソグラフィーなどの既存の方法でレジストを所定のパターンに加工する。
次に、図３（ｂ）に示すように、パターン加工されたレジストをマスクとしてＳｉＮ膜１３およびＳｉＯ２ 膜１２をＲＩＥなどにより除去する。続いて、レジスト膜を除去する。
次に、図３（ｃ）に示すように、ＳｉＮ膜１３をマスクとして露出した基板１０をたとえば３００ｎｍ程度エッチングして溝１４を形成する。形成された溝１４の基板１０の底面および側面を１０ｎｍ程度酸化する。これにより、先に形成したＳｉＮ膜１３と基板１０の間に形成されたＳｉＯ２ 膜１２と繋がる酸化膜１１となる。この酸化膜１１は、後の工程においてＨＤＰにより形成されるＳｉＯ２ 膜の膜応力が大きいので、そのストレスを緩和するために形成される。
【００１７】
次に、図４（ｄ）に示すように、基板１０に形成された溝１４を埋め込み、溝を形成するときのマスクとなったＳｉＮ膜１３を覆うように絶縁膜１６として、ＨＤＰを用いたＣＶＤ法によりＳｉＯ２ 膜を形成する。
次に、図４（ｅ）に示すように、ＣＭＰ法などにより絶縁膜１６の表面を平坦化する。このとき、ＳｉＮ膜１３も表面に露出する。
次に、図４（ｆ）に示すように、ウェットエッチングなどにより露出されたＳｉＮ膜１３を除去し、基板１０の活性領域３１が露出される。このとき、埋め込み絶縁膜２０が基板表面から突出して形成される。
【００１８】
次に、図５（ｇ）に示すように、露出された活性領域３１および埋め込み絶縁膜２０を覆うように、サイドウォール形成用膜２３としてたとえばポリシリコンを数十ｎｍ程度ＣＶＤなどにより形成する。サイドウォール形成用膜２３としては、後の工程において、選択的にサイドウォールをエッチバックでき、洗浄工程において活性領域のエッジが露出しないように、埋め込み絶縁膜２０と異なるエッチング選択比を有し、洗浄工程に耐性を有する材料であることが望ましい。また、トランジスタを駆動させるときにゲート電極とショートすることがないように、トランジスタを形成した時点において、絶縁性を有するものが望ましい。本実施形態においては、後の工程において酸化し、埋め込み絶縁膜２０と一体化するシリコンを含む材料として、ポリシリコンを用いる。
【００１９】
次に、図５（ｈ）に示すように、形成されたポリシリコン膜をエッチバックなどを行い、埋め込み絶縁膜２０の側壁にサイドウォール２４を形成する。サイドウォール２４は、酸化膜１１を介して活性領域３１上の一部に形成される。
図７は、形成されたサイドウォールの形状の一例を模式的に示す断面図である。埋め込み絶縁膜２０の側壁にサイドウォール２４が形成され、サイドウォール２４の下側は酸化膜１１が形成されている。サイドウォール２４の寸法は、基板１０に溝１４を形成するためのマスクとなるＳｉＮ膜１３の膜厚や、前工程の方法などによって異なるが、たとえば、埋め込み絶縁膜２０の側壁に高さａが５〜数十ｎｍ程度、酸化膜１１上に幅ｂが１０〜２０ｎｍ程度形成される。
【００２０】
この後、たとえば、基板１０の所定の位置に半導体領域などを形成するため、基板１０をフッ酸などにより洗浄する。その際、図５（ｉ）に示すように、基板１０表面から突出して形成された埋め込み絶縁膜２０および活性領域３１表面の酸化膜１１がエッチングされる。そのため、基板１０の活性領域３１は露出され、埋め込み絶縁膜２０の側壁に形成されているサイドウォール２４の上部は埋め込み絶縁膜２０の表面よりも高い位置に形成された状態になっている。しかし、上記の条件を有する材料で形成されたサイドウォール２４が埋め込み絶縁膜２０の側壁に形成されているので、側壁からのエッチングは進まずに、活性領域３１のエッジ１５が露出されることはない。
【００２１】
本実施形態において、サイドウォール２４として形成したポリシリコンは、導電性を有するのでそのままではゲート電極によりショートしてしまう。そのため、図６（ｊ）に示すように、サイドウォール２４を熱酸化などにより酸化して埋め込み絶縁膜２０と実質的に同じ組成とし、サイドウォール２４と埋め込み絶縁膜２０とを一体化させる。このとき、ポリシリコンのような導電性材料をサイドウォールの形成材料としたときは、完全に酸化し絶縁性にしないと、ゲート電極とショートしてしまう可能性が考えられるので、ポリシリコンは完全に酸化される必要がある。
図８は、酸化されたサイドウォール２４の形状の一例を模式的に示す断面図である。酸化することにより体積が増加し、高さｙが酸化前と比較して１０ｎｍ程度増加し、幅ｚも同程度増加して全体で２０〜３０ｎｍ程度となっている。
【００２２】
このとき、活性領域３１上の基板１０も同時に酸化されるが、所望のゲート絶縁膜の厚さではない場合が考えられる。そこで、サイドウォール２４の酸化が終了したのちに、活性領域３１上に形成された酸化膜をフッ酸などを用いて一度除去し、あらたに所望のゲート絶縁膜２１の厚さになるように酸化を行い、ゲート絶縁膜２１を形成する。このとき、活性領域３１上の酸化膜を除去する際に、サイドウォール２４はＳｉＯ２ 化され、埋め込み絶縁膜２０と一体化されているので多少後退はするが、活性領域３１のエッジ１５が露出されることはない。
その後、図６（ｋ）に示すように、導電性ポリシリコンを形成し、通常のリソグラフィー技術およびエッチング技術を用いて所定の領域にパターン加工し、ゲート電極２２を形成する。
さらに、図示はしないが、既知の方法に従って、ゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０を形成し、トランジスタを形成する。
【００２３】
本実施形態においては、サイドウォール２４の形成材料としてポリシリコンが用いられ、後の工程で酸化して埋め込み絶縁膜２０の一部としたが、埋め込み絶縁膜２０と異なるエッチング選択比を有し、後の洗浄工程において耐性を有する材料であればなんでもよい。その時、サイドウォール２４と埋め込み絶縁膜２０の組成が異なっても、絶縁性を有していればサイドウォール２４は埋め込み絶縁膜２０の一部に含まれる。絶縁性を持たない導電性材料などでサイドウォール２４を形成した場合は、本実施形態のように酸化などの工程を追加して絶縁性に変化させる必要がある。さらに、絶縁性に変化させる工程は、用いた材料とトランジスタを形成する材料とによって適宜好適な順序で行うことが可能である。
【００２４】
本実施形態においては、サイドウォール２４を埋め込み絶縁膜２０の側壁に形成し、後の工程で埋め込み絶縁膜２０と実質的に同じ組成にする。そのため、活性領域３１のエッジ１５が露出されることがなく、寄生ＭＯＳが生じない。従って、ペアトランジスタを形成しても、同じＩｄにおける２つのトランジスタのＶｔｈの差は図１５（ａ）に示すように小さくすることができる。
【００２５】
本実施形態によれば、サイドウォールを埋め込み絶縁膜の側壁に形成することにより、フッ酸処理などの基板の洗浄工程により生じるリセスを防ぐことができる。そのため、エッジ部の寄生ＭＯＳによるハンプの発生を抑制することができる。従って、ペアトランジスタなどのマッチング特性を向上させ、高精度なＭＯＳトランジスタの回路を設計することができる。
【００２６】
〔第１の実施形態の変形例〕
上記の実施形態においては、サイドウォール２４として形成したポリシリコンを酸化し、同時に形成される活性領域３１上の酸化膜を一度除去した後に、ゲート絶縁膜２１として活性領域３１上に所望の膜厚の酸化膜を形成したが、この工程を同時に行うことも可能である。
本変形例においては、サイドウォール２４を埋め込み絶縁膜２０と実質的に同じ組成にする工程と、ゲート絶縁膜２１を形成する工程とを同時に行う場合について説明する。
【００２７】
たとえば、ポリシリコンによって形成されたサイドウォール２４を完全に酸化するための酸化量と、所望の膜厚のゲート絶縁膜２１を形成するための酸化量が等しい場合、サイドウォールを埋め込み絶縁膜と実質的に同じ組成にさせる工程と、ゲート絶縁膜を形成する工程とが同一の工程で行うことができる。あるいは、サイドウォールを完全に酸化するための酸化量が、所望の膜厚のゲート絶縁膜を形成するための酸化量よりも多い場合、つまり、サイドウォールを完全に酸化してもゲート絶縁膜として所望の膜厚より薄い場合も可能である。このときは、ゲート絶縁膜が所望の膜厚になるまで酸化を行えばよい。
これにより、サイドウォールを形成する工程を追加するだけで、リセスを防ぎ、ハンプの発生を抑制することができる。
【００２８】
〔第２の実施形態〕
本実施形態においては、アナログ回路およびデジタル回路を構成する複数のトランジスタを有する半導体装置およびその製造方法について説明する。
上記の実施形態と同様に基板に活性領域を区分するような溝を形成し、形成された溝に基板の表面から突出するように埋め込み絶縁領膜を形成する。そして、アナログ回路用のトランジスタおよびデジタル回路用のトランジスタを構成する埋め込み絶縁膜の側壁にサイドウォールを形成する。
【００２９】
次に、アナログ回路用のトランジスタ領域のサイドウォールをレジスト膜で覆い、デジタル回路用のトランジスタに形成されたサイドウォールを除去する。サイドウォールを除去する方法としては、たとえば、ＫＯＨによるウェットエッチングや、プラズマにより励起したラジカルによる化学的ドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）などの方法が挙げられる。
その後、レジスト膜を除去し、上記の実施形態の工程と同様にゲート絶縁膜およびゲート電極を形成し、ゲート絶縁膜およびゲート電極の両側部における活性領域にソース・ドレイン領域を形成してトランジスタとする。
【００３０】
このとき、デジタル回路用のトランジスタは、サイドウォールを形成すると活性領域が小さくなり、電流駆動能力が低下する可能性が考えられる。つまり、ドライブ能力が低下し、スピードが遅くなる。一方で、デジタル回路用のトランジスタは、その電気的特性において、Ｖｇに対してＩｄの値がほぼ一定になった状態においてその特性が決定されるので、ハンプの影響は少ない。そのため、高速なＬＳＩを構成するトランジスタにおいては、本実施形態のように必要に応じてサイドウォールを除去することもできる。また、速度に影響のない範囲であれば、デジタル回路用のトランジスタにもサイドウォールを形成し、除去する必要はない。
【００３１】
一方、アナログ回路用のトランジスタは、ハンプの影響が大きく、ペアトランジスタなどにおいては上記のように顕著なマッチング特性の劣化を示すので、サイドウォールを形成し、ハンプを抑制することが望ましい。
【００３２】
本発明は、上記の実施形態に限定されない。
たとえば、活性領域を区分するために形成された溝の形状、大きさおよびその形成方法は所望のトランジスタによって変更でき、また、埋め込み絶縁膜の側壁に形成されるサイドウォールの材料および寸法などは適宜変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３３】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、トランジスタのハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる。
また、半導体装置の製造方法において、トランジスタのハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略平面図である。
【図２】図２（ａ）は、図１に示すａ−ａ’断面における概略断面図であり、図２（ｂ）は、図１に示すｂ−ｂ’断面における断面図である。
【図３】図３（ａ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｅ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｇ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｉ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６（ｊ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ｋ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】図７は、本発明の第１の実施形態にかかる半導体装置において形成されるサイドウォールを模式的に示す概略断面図である。
【図８】図８は、本発明の第１の実施形態にかかる半導体装置において形成されるサイドウォールを模式的に示す概略断面図である。
【図９】図９は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１０】図１０（ａ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１０（ｂ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１０（ｃ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１１】図１１（ｄ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１１（ｅ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１２】図１２は、図１１（ｄ）中のＡ部分を拡大した概略断面図である。
【図１３】図１３（ａ）は、従来の技術にかかる半導体装置の電気的特性を領域ごとに示すグラフであり、図１３（ｂ）は、（ａ）のグラフを重ね合わせ、従来の技術にかかる半導体装置の電気的特性を示したグラフである。
【図１４】図１４は、従来の技術にかかる半導体装置の一部を示す回路図である。
【図１５】図１５（ａ）は、図１４に示す半導体装置においてハンプが生じない状態の電気的特性を示すグラフであり、図１５（ｂ）は、図１４に示す半導体装置においてハンプが生じる状態の電気的特性を示すグラフである。
【符号の説明】
１０…基板、１１…酸化膜、１２…ＳｉＯ２ 膜、１３…ＳｉＮ膜、１４…溝、１５…縁、１６…絶縁膜、２０…埋め込み絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極、２３…サイドウォール形成用膜、２４…サイドウォール、３０…ソース・ドレイン領域、３１…活性領域、１１０…基板、１１１…酸化膜、１１２…ＳｉＯ２ 膜、１１３…ＳｉＮ膜、１１４…溝、１１５…縁、１１６…絶縁膜、１２０…埋め込み絶縁膜、１２１…ゲート絶縁膜、１２２…ゲート電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタは多くのＬＳＩに用いられており、その製造方法なども盛んに開発が行われている。
たとえば、ゲート電極の両端に埋め込み絶縁領域を形成し、トランジスタを電気的に分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）し、ＭＯＳトランジスタを形成する方法が知られている。
図９は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図である。基板１１０に活性領域を区分するための溝１１４が形成され、溝１１４の表面には酸化膜１１１が形成され、酸化膜１１１が形成された溝１１４には埋め込み絶縁膜１２０が形成されている。基板１１０の活性領域１３１上にはゲート絶縁膜１２１が形成され、ゲート絶縁膜１２１上にはゲート電極１２２が形成されている。また、図示はしないが、ゲート電極近傍の活性領域１３１にソース・ドレイン領域が形成され、ＭＯＳトランジスタを構成している。
【０００３】
図１０〜１１は、上記の従来の半導体装置にかかる製造方法を順次模式的に示す断面図である。
まず、図１０（ａ）に示すように、基板１１０上に絶縁膜を形成し、所定のパターンに加工する。たとえば、基板１１０上にＳｉＯ２ 膜１１２を１０ｎｍ程度形成し、ＳｉＯ２ 膜１１２上にＳｉＮ膜１１３を１５０ｎｍ程度形成する。その後、ＳｉＮ膜１１３上にレジストを塗布し、フォトリソグラフィーなどの既存の方法でレジストを所定のパターンに加工する。次に、パターン加工されたレジストをマスクとしてＳｉＮ膜１１３およびＳｉＯ２ 膜１１２を反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより除去する。続いて、レジスト膜を除去する。
【０００４】
次に、パターン加工された絶縁膜１１２，１１３をマスクとして、基板１１０に活性領域１３１を区分する溝１１４を形成し、形成された溝に埋め込み絶縁膜を形成する。
たとえば、図１０（ｂ）に示すように、ＳｉＮ膜１１３をマスクとして露出した基板１１０をたとえば３００ｎｍ程度エッチングして活性領域１３１を区分するように溝１１４を形成する。形成された溝１１４の底面および側面を１０ｎｍ程度酸化する。これにより、先に形成したＳｉＮ膜１１３と基板１１０の間に形成されたＳｉＯ２ 膜１１２と繋がる酸化膜１１１となる。次に、たとえば、絶縁膜１１６として高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を用いた化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ２ 膜を基板１１０に形成された溝１１４を埋め込むように形成する。
次に、図１０（ｃ）に示すように、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによりＳｉＮ膜１１３を露出させるまで絶縁膜１１６の表面を平坦化する。続いて、選択エッチングなどにより露出されたＳｉＮ膜１１３を除去し、埋め込み絶縁膜１２０を形成する。
【０００５】
次に、たとえば、基板１１０の所定の位置に半導体領域などを形成するため、基板１１０を所望の方法により洗浄する。一例として、基板１１０上にフォトリソグラフィーなどでマスクを形成し、イオン注入法などにより導電性物質を導入し、その後マスクを除去する。このような工程を所定の回数繰り返し、基板１１０に半導体領域を形成する。このとき、マスクを除去する工程などにおいて、基板１１０をフッ酸などで洗浄する工程を含む。その際、図１１（ｄ）に示すように、基板１１０表面から突出して形成された埋め込み絶縁膜１２０および酸化膜１１１がエッチングされ、図中Ａに示すように、活性領域となる基板１１０の縁（エッジ）１１５が露出される。
次に、ゲート絶縁膜およびゲート電極を形成する。たとえば、図１１（ｅ）に示すように、熱酸化あるいはＣＶＤ法などにより基板１１０の活性領域１３１にゲート絶縁膜１２１を形成する。また、ゲート絶縁膜１２１は必要に応じてパターン加工される。次に、ゲート絶縁膜１２１の上面に導電性材料としてたとえば導電性ポリシリコンを形成し、通常のフォトリソグラフィーなどによりマスクを形成する。その後、ＲＩＥなどによりパターン加工され、ゲート電極１２２を形成する。
その後、既知の方法に従って、ゲート電極１２２の両側部における活性領域１３１にソース・ドレイン領域を形成し、トランジスタを形成する。
【０００６】
【発明が解決しようとする課題】
上記のように、半導体装置の製造工程において、複数回のフッ酸による基板を洗浄する工程が入る。そのため、図１１（ｄ）に示すように、埋め込み絶縁膜１２０の基板１１０の表面から突出した端部の酸化膜１１および絶縁膜１２０が下方に後退（リセス）し、トランジスタの活性領域１３１となる基板１１０のエッジ１１５が露出される。
【０００７】
図１２は、図１１（ｄ）に示すＡ部分の拡大図である。基板１１０のエッジ１１５が露出された部分にゲート電極１２２が形成されると、図中の矢印で示すように電界集中が起こり、この領域において低電圧で反転層ができやすくなる。つまり、露出されたエッジ１１５部分においてスレッショルド電圧Ｖｔｈが低下する。
図１３は、従来の技術にかかる半導体装置の電気的特性を示したグラフである。形成されたトランジスタの電流（Ｉｄｓ）−電圧（Ｖｇｓ）特性において、図１３（ａ）に示すように、Ｖｇを上げていくとＶｔｈの低い基板の露出されたエッジ１１５部分のトランジスタ特性（以下、寄生ＭＯＳとも言う）が最初に観測される（ｍ）。それに続いて、本来のトランジスタ特性（ｎ）が現れる。図１３（ｂ）に示すように、上記のような製造方法により形成されたトランジスタの電気的特性はこの２つの特性を重ね合わせて表される。つまり、サブスレッショルド（Ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）領域に図中の枠内に示すようなハンプ（Ｈｕｍｐ）が現れる。
【０００８】
図１４は、ペアトランジスタの一部の回路図を示す。ペアトランジスタは、同じ大きさのトランジスタを近接して配置し、同じバイアスで駆動させるとＩｄｓ１およびＩｄｓ２が等しくなるトランジスタである。このとき、２つのトランジスタの特性が同じであることを前提としている。
上記のようなハンプが現れると、トランジスタ間の埋め込み絶縁膜のリセスのばらつきにより、ハンプが生じるＶｇもトランジスタ間で異なるため、Ｖｔｈ差が大きくなる。
図１５は、ペアトランジスタの電気的特性を示したグラフである。トランジス
タの電流（Ｉｄｓ）−電圧（Ｖｇｓ）特性において、図１５（ａ）は各トランジスタにハンプが生じない状態を示している。つまり、活性領域において電界集中する部分がなく、Ｖｔｈの低下が起こらない。そのため、図１４に示すようなペアトランジスタにおいて、左右トランジスタのＩｄが等しいとき、わずかなＶｔｈの差ΔＶｔｈａはあるもののその値は小さい。しかしながら、図１５（ｂ）に示すように、上記のような製造方法によりトランジスタを形成しペアトランジスタとすると、リセスにより各トランジスタの電気的特性においてハンプが生じる。つまり、トランジスタ間のＶｔｈの差ΔＶｔｈｂは大きくなり、マッチング特性が劣化する。また、図１５（ｂ）のように各トランジスタによってハンプが生じるＶｇも異なるため、その差ΔＶｔｈｂはΔＶｔｈａと比較するとかなり大きくなる。そのため、高精度なＭＯＳのアナログ回路が設計できなくなるという問題が生じる。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、トランジスタの電気的特性においてハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、基板の活性領域を区分するように形成された溝を埋め込むように形成された埋め込み絶縁膜と、基板の活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、埋め込み絶縁膜上にまで延伸して形成されたゲート電極と、ゲート電極の両側部における活性領域に形成されたソース・ドレイン領域とを有し、埋め込み絶縁膜は、基板の表面から突出して形成され、溝の縁を越えて活性領域上にまで延伸して形成されている。
【００１１】
上記の本発明の半導体装置においては、基板の活性領域を区分するように形成された溝を埋め込むように形成された埋め込み絶縁領域を有する。ここで、埋め込み絶縁領域は、基板表面から突出して形成され、溝の縁を越えて活性領域上にまで延伸して形成されている。これにより、電圧印加時に活性領域の縁において電界集中が起こるのを防ぐ。
【００１２】
上記の本発明の半導体装置の製造方法は、基板の活性領域を区分するように溝を形成する工程と、基板に形成された溝を埋め込み、基板の表面よりも突出した埋め込み絶縁膜を形成する工程と、基板から突出した埋め込み絶縁膜の側壁に、埋め込み絶縁膜と異なるエッチング選択比を有し、後の洗浄工程に耐性を有する材料を用いてサイドウォールを形成する工程と、基板を洗浄する工程と、基板の活性領域上にゲート絶縁膜を形成する工程と、少なくともゲート絶縁膜上から埋め込み絶縁膜上まで延伸してゲート電極を形成する工程と、ゲート電極の両側部における活性領域にソース・ドレイン領域を形成する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法においては、基板の活性領域を区分するように溝を形成し、基板に形成された溝を埋め込み、基板の表面よりも突出した埋め込み絶縁領域を形成する。基板から突出した埋め込み絶縁領域の側壁に、埋め込み絶縁領域と異なるエッチング選択比を有し、後の洗浄工程に耐性を有する材料を用いてサイドウォールを形成する。その後、基板を洗浄し、基板の活性領域上にゲート絶縁膜を形成し、少なくともゲート絶縁膜上から埋め込み絶縁領域上まで延伸してゲート電極を形成し、ゲート電極の両側部における活性領域にソース・ドレイン領域を形成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置を模式的に示した平面図である。
基板１０上に活性領域を区分するように埋め込み絶縁膜２０が形成され、活性領域を介して隣接する埋め込み絶縁膜２０にゲート絶縁膜２１およびゲート電極２２が形成されている。ゲート電極２２の両側部における活性領域には、ソース・ドレイン領域３０が形成され、トランジスタが構成されている。
【００１５】
図２（ａ）は、図１に示した半導体装置のａ−ａ’断面を模式的に示した概略断面図である。基板１０に活性領域３１を区分するための溝１４が形成され、溝１４の表面には酸化膜１１が形成され、酸化膜１１が形成された溝１４には埋め込み絶縁膜２０が形成されている。ここで、埋め込み絶縁膜２０は、基板１０の表面から突出して形成され、溝１４の縁（活性領域３１のエッジ）１５を越えて活性領域３１上にまで延伸して形成されている。また、活性領域３１上に延伸して形成されている埋め込み絶縁膜２０の上部は、溝１４の内側に形成されている埋め込み活性膜２０の表面よりも高い位置に形成されている。さらに、基板１０の活性領域上にはゲート絶縁膜２１が形成され、ゲート絶縁膜２１上にはゲート電極２２が形成されている。
図２（ｂ）は、図１に示した半導体装置のｂ−ｂ’断面を模式的に示した概略断面図である。基板１０上の所定の領域にゲート絶縁膜２１が形成され、ゲート絶縁膜２１上にゲート電極２２が形成されている。ゲート絶縁膜２１およびゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０が形成されている。
【００１６】
次に、本発明の半導体装置の製造方法について、図２〜６を参照して説明する。図３〜６は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図３（ａ）に示すように、基板１０上にＳｉＯ２ 膜１２を１０ｎｍ程度形成し、ＳｉＯ２ 膜１２上にＳｉＮ膜１３を１５０ｎｍ程度形成する。続いて、ＳｉＮ膜１３上にレジストを塗布し、フォトリソグラフィーなどの既存の方法でレジストを所定のパターンに加工する。
次に、図３（ｂ）に示すように、パターン加工されたレジストをマスクとしてＳｉＮ膜１３およびＳｉＯ２ 膜１２をＲＩＥなどにより除去する。続いて、レジスト膜を除去する。
次に、図３（ｃ）に示すように、ＳｉＮ膜１３をマスクとして露出した基板１０をたとえば３００ｎｍ程度エッチングして溝１４を形成する。形成された溝１４の基板１０の底面および側面を１０ｎｍ程度酸化する。これにより、先に形成したＳｉＮ膜１３と基板１０の間に形成されたＳｉＯ２ 膜１２と繋がる酸化膜１１となる。この酸化膜１１は、後の工程においてＨＤＰにより形成されるＳｉＯ２ 膜の膜応力が大きいので、そのストレスを緩和するために形成される。
【００１７】
次に、図４（ｄ）に示すように、基板１０に形成された溝１４を埋め込み、溝を形成するときのマスクとなったＳｉＮ膜１３を覆うように絶縁膜１６として、ＨＤＰを用いたＣＶＤ法によりＳｉＯ２ 膜を形成する。
次に、図４（ｅ）に示すように、ＣＭＰ法などにより絶縁膜１６の表面を平坦化する。このとき、ＳｉＮ膜１３も表面に露出する。
次に、図４（ｆ）に示すように、ウェットエッチングなどにより露出されたＳｉＮ膜１３を除去し、基板１０の活性領域３１が露出される。このとき、埋め込み絶縁膜２０が基板表面から突出して形成される。
【００１８】
次に、図５（ｇ）に示すように、露出された活性領域３１および埋め込み絶縁膜２０を覆うように、サイドウォール形成用膜２３としてたとえばポリシリコンを数十ｎｍ程度ＣＶＤなどにより形成する。サイドウォール形成用膜２３としては、後の工程において、選択的にサイドウォールをエッチバックでき、洗浄工程において活性領域のエッジが露出しないように、埋め込み絶縁膜２０と異なるエッチング選択比を有し、洗浄工程に耐性を有する材料であることが望ましい。また、トランジスタを駆動させるときにゲート電極とショートすることがないように、トランジスタを形成した時点において、絶縁性を有するものが望ましい。本実施形態においては、後の工程において酸化し、埋め込み絶縁膜２０と一体化するシリコンを含む材料として、ポリシリコンを用いる。
【００１９】
次に、図５（ｈ）に示すように、形成されたポリシリコン膜をエッチバックなどを行い、埋め込み絶縁膜２０の側壁にサイドウォール２４を形成する。サイドウォール２４は、酸化膜１１を介して活性領域３１上の一部に形成される。
図７は、形成されたサイドウォールの形状の一例を模式的に示す断面図である。埋め込み絶縁膜２０の側壁にサイドウォール２４が形成され、サイドウォール２４の下側は酸化膜１１が形成されている。サイドウォール２４の寸法は、基板１０に溝１４を形成するためのマスクとなるＳｉＮ膜１３の膜厚や、前工程の方法などによって異なるが、たとえば、埋め込み絶縁膜２０の側壁に高さａが５〜数十ｎｍ程度、酸化膜１１上に幅ｂが１０〜２０ｎｍ程度形成される。
【００２０】
この後、たとえば、基板１０の所定の位置に半導体領域などを形成するため、基板１０をフッ酸などにより洗浄する。その際、図５（ｉ）に示すように、基板１０表面から突出して形成された埋め込み絶縁膜２０および活性領域３１表面の酸化膜１１がエッチングされる。そのため、基板１０の活性領域３１は露出され、埋め込み絶縁膜２０の側壁に形成されているサイドウォール２４の上部は埋め込み絶縁膜２０の表面よりも高い位置に形成された状態になっている。しかし、上記の条件を有する材料で形成されたサイドウォール２４が埋め込み絶縁膜２０の側壁に形成されているので、側壁からのエッチングは進まずに、活性領域３１のエッジ１５が露出されることはない。
【００２１】
本実施形態において、サイドウォール２４として形成したポリシリコンは、導電性を有するのでそのままではゲート電極によりショートしてしまう。そのため、図６（ｊ）に示すように、サイドウォール２４を熱酸化などにより酸化して埋め込み絶縁膜２０と実質的に同じ組成とし、サイドウォール２４と埋め込み絶縁膜２０とを一体化させる。このとき、ポリシリコンのような導電性材料をサイドウォールの形成材料としたときは、完全に酸化し絶縁性にしないと、ゲート電極とショートしてしまう可能性が考えられるので、ポリシリコンは完全に酸化される必要がある。
図８は、酸化されたサイドウォール２４の形状の一例を模式的に示す断面図である。酸化することにより体積が増加し、高さｙが酸化前と比較して１０ｎｍ程度増加し、幅ｚも同程度増加して全体で２０〜３０ｎｍ程度となっている。
【００２２】
このとき、活性領域３１上の基板１０も同時に酸化されるが、所望のゲート絶縁膜の厚さではない場合が考えられる。そこで、サイドウォール２４の酸化が終了したのちに、活性領域３１上に形成された酸化膜をフッ酸などを用いて一度除去し、あらたに所望のゲート絶縁膜２１の厚さになるように酸化を行い、ゲート絶縁膜２１を形成する。このとき、活性領域３１上の酸化膜を除去する際に、サイドウォール２４はＳｉＯ２ 化され、埋め込み絶縁膜２０と一体化されているので多少後退はするが、活性領域３１のエッジ１５が露出されることはない。
その後、図６（ｋ）に示すように、導電性ポリシリコンを形成し、通常のリソグラフィー技術およびエッチング技術を用いて所定の領域にパターン加工し、ゲート電極２２を形成する。
さらに、図示はしないが、既知の方法に従って、ゲート電極２２の両側部における活性領域３１にソース・ドレイン領域３０を形成し、トランジスタを形成する。
【００２３】
本実施形態においては、サイドウォール２４の形成材料としてポリシリコンが用いられ、後の工程で酸化して埋め込み絶縁膜２０の一部としたが、埋め込み絶縁膜２０と異なるエッチング選択比を有し、後の洗浄工程において耐性を有する材料であればなんでもよい。その時、サイドウォール２４と埋め込み絶縁膜２０の組成が異なっても、絶縁性を有していればサイドウォール２４は埋め込み絶縁膜２０の一部に含まれる。絶縁性を持たない導電性材料などでサイドウォール２４を形成した場合は、本実施形態のように酸化などの工程を追加して絶縁性に変化させる必要がある。さらに、絶縁性に変化させる工程は、用いた材料とトランジスタを形成する材料とによって適宜好適な順序で行うことが可能である。
【００２４】
本実施形態においては、サイドウォール２４を埋め込み絶縁膜２０の側壁に形成し、後の工程で埋め込み絶縁膜２０と実質的に同じ組成にする。そのため、活性領域３１のエッジ１５が露出されることがなく、寄生ＭＯＳが生じない。従って、ペアトランジスタを形成しても、同じＩｄにおける２つのトランジスタのＶｔｈの差は図１５（ａ）に示すように小さくすることができる。
【００２５】
本実施形態によれば、サイドウォールを埋め込み絶縁膜の側壁に形成することにより、フッ酸処理などの基板の洗浄工程により生じるリセスを防ぐことができる。そのため、エッジ部の寄生ＭＯＳによるハンプの発生を抑制することができる。従って、ペアトランジスタなどのマッチング特性を向上させ、高精度なＭＯＳトランジスタの回路を設計することができる。
【００２６】
〔第１の実施形態の変形例〕
上記の実施形態においては、サイドウォール２４として形成したポリシリコンを酸化し、同時に形成される活性領域３１上の酸化膜を一度除去した後に、ゲート絶縁膜２１として活性領域３１上に所望の膜厚の酸化膜を形成したが、この工程を同時に行うことも可能である。
本変形例においては、サイドウォール２４を埋め込み絶縁膜２０と実質的に同じ組成にする工程と、ゲート絶縁膜２１を形成する工程とを同時に行う場合について説明する。
【００２７】
たとえば、ポリシリコンによって形成されたサイドウォール２４を完全に酸化するための酸化量と、所望の膜厚のゲート絶縁膜２１を形成するための酸化量が等しい場合、サイドウォールを埋め込み絶縁膜と実質的に同じ組成にさせる工程と、ゲート絶縁膜を形成する工程とが同一の工程で行うことができる。あるいは、サイドウォールを完全に酸化するための酸化量が、所望の膜厚のゲート絶縁膜を形成するための酸化量よりも多い場合、つまり、サイドウォールを完全に酸化してもゲート絶縁膜として所望の膜厚より薄い場合も可能である。このときは、ゲート絶縁膜が所望の膜厚になるまで酸化を行えばよい。
これにより、サイドウォールを形成する工程を追加するだけで、リセスを防ぎ、ハンプの発生を抑制することができる。
【００２８】
〔第２の実施形態〕
本実施形態においては、アナログ回路およびデジタル回路を構成する複数のトランジスタを有する半導体装置およびその製造方法について説明する。
上記の実施形態と同様に基板に活性領域を区分するような溝を形成し、形成された溝に基板の表面から突出するように埋め込み絶縁領膜を形成する。そして、アナログ回路用のトランジスタおよびデジタル回路用のトランジスタを構成する埋め込み絶縁膜の側壁にサイドウォールを形成する。
【００２９】
次に、アナログ回路用のトランジスタ領域のサイドウォールをレジスト膜で覆い、デジタル回路用のトランジスタに形成されたサイドウォールを除去する。サイドウォールを除去する方法としては、たとえば、ＫＯＨによるウェットエッチングや、プラズマにより励起したラジカルによる化学的ドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）などの方法が挙げられる。
その後、レジスト膜を除去し、上記の実施形態の工程と同様にゲート絶縁膜およびゲート電極を形成し、ゲート絶縁膜およびゲート電極の両側部における活性領域にソース・ドレイン領域を形成してトランジスタとする。
【００３０】
このとき、デジタル回路用のトランジスタは、サイドウォールを形成すると活性領域が小さくなり、電流駆動能力が低下する可能性が考えられる。つまり、ドライブ能力が低下し、スピードが遅くなる。一方で、デジタル回路用のトランジスタは、その電気的特性において、Ｖｇに対してＩｄの値がほぼ一定になった状態においてその特性が決定されるので、ハンプの影響は少ない。そのため、高速なＬＳＩを構成するトランジスタにおいては、本実施形態のように必要に応じてサイドウォールを除去することもできる。また、速度に影響のない範囲であれば、デジタル回路用のトランジスタにもサイドウォールを形成し、除去する必要はない。
【００３１】
一方、アナログ回路用のトランジスタは、ハンプの影響が大きく、ペアトランジスタなどにおいては上記のように顕著なマッチング特性の劣化を示すので、サイドウォールを形成し、ハンプを抑制することが望ましい。
【００３２】
本発明は、上記の実施形態に限定されない。
たとえば、活性領域を区分するために形成された溝の形状、大きさおよびその形成方法は所望のトランジスタによって変更でき、また、埋め込み絶縁膜の側壁に形成されるサイドウォールの材料および寸法などは適宜変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３３】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、トランジスタのハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる。
また、半導体装置の製造方法において、トランジスタのハンプの発生を抑制し、高精度なＭＯＳトランジスタの回路を設計することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略平面図である。
【図２】図２（ａ）は、図１に示すａ−ａ’断面における概略断面図であり、図２（ｂ）は、図１に示すｂ−ｂ’断面における断面図である。
【図３】図３（ａ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｅ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｇ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｉ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６（ｊ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ｋ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】図７は、本発明の第１の実施形態にかかる半導体装置において形成されるサイドウォールを模式的に示す概略断面図である。
【図８】図８は、本発明の第１の実施形態にかかる半導体装置において形成されるサイドウォールを模式的に示す概略断面図である。
【図９】図９は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１０】図１０（ａ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１０（ｂ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１０（ｃ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１１】図１１（ｄ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１１（ｅ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１２】図１２は、図１１（ｄ）中のＡ部分を拡大した概略断面図である。
【図１３】図１３（ａ）は、従来の技術にかかる半導体装置の電気的特性を領域ごとに示すグラフであり、図１３（ｂ）は、（ａ）のグラフを重ね合わせ、従来の技術にかかる半導体装置の電気的特性を示したグラフである。
【図１４】図１４は、従来の技術にかかる半導体装置の一部を示す回路図である。
【図１５】図１５（ａ）は、図１４に示す半導体装置においてハンプが生じない状態の電気的特性を示すグラフであり、図１５（ｂ）は、図１４に示す半導体装置においてハンプが生じる状態の電気的特性を示すグラフである。
【符号の説明】
１０…基板、１１…酸化膜、１２…ＳｉＯ２ 膜、１３…ＳｉＮ膜、１４…溝、１５…縁、１６…絶縁膜、２０…埋め込み絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極、２３…サイドウォール形成用膜、２４…サイドウォール、３０…ソース・ドレイン領域、３１…活性領域、１１０…基板、１１１…酸化膜、１１２…ＳｉＯ２ 膜、１１３…ＳｉＮ膜、１１４…溝、１１５…縁、１１６…絶縁膜、１２０…埋め込み絶縁膜、１２１…ゲート絶縁膜、１２２…ゲート電極
Claims (8)
- 基板と、
前記基板の活性領域を区分するように形成された溝を埋め込むように形成された埋め込み絶縁膜と、
前記基板の前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記埋め込み絶縁膜上にまで延伸して形成されたゲート電極と、
前記ゲート電極の両側部における前記活性領域に形成されたソース・ドレイン領域と
を有し、
前記埋め込み絶縁膜は、前記基板の表面から突出して形成され、前記溝の縁を越えて前記活性領域上にまで延伸して形成されている
半導体装置。 - 前記埋め込み絶縁膜は、前記活性領域上に形成された領域の上部が前記溝の縁に形成された領域の表面よりも高い位置に形成されている
請求項１記載の半導体装置。 - 基板の活性領域を区分するように溝を形成する工程と、
前記基板に形成された溝を埋め込み、前記基板の表面よりも突出した埋め込み絶縁膜を形成する工程と、
前記基板から突出した前記埋め込み絶縁膜の側壁に、前記埋め込み絶縁膜と異なるエッチング選択比を有し、後の洗浄工程に耐性を有する材料を用いてサイドウォールを形成する工程と、
前記基板を洗浄する工程と、
前記基板の活性領域上にゲート絶縁膜を形成する工程と、
少なくとも前記ゲート絶縁膜上から前記埋め込み絶縁膜上まで延伸してゲート電極を形成する工程と、
前記ゲート電極の両側部における前記活性領域にソース・ドレイン領域を形成する工程と
を有する
半導体装置の製造方法。 - 前記サイドウォールを形成する工程において、前記サイドウォールは、酸化によって前記埋め込み絶縁膜と実質的に同じ組成になる材料を用いて形成し、
前記基板を洗浄する工程と、前記ゲート絶縁膜を形成する工程との間に、前記サイドウォールを前記埋め込み絶縁膜と実質的に同じ組成にさせる工程とをさらに有する
請求項３記載の半導体装置の製造方法。 - 前記サイドウォールを前記埋め込み絶縁膜と実質的に同じ組成にさせる工程と、前記ゲート絶縁膜を形成する工程とを同時に行う
請求項４記載の半導体装置の製造方法。 - 前記半導体装置の製造方法は、アナログ回路用のトランジスタとデジタル回路用のトランジスタとを有する半導体装置の製造方法であって、
前記サイドウォールを形成する工程において、少なくとも前記アナログ回路用のトランジスタの前記埋め込み絶縁膜に前記サイドウォールを形成する
請求項３記載の半導体装置の製造方法。 - 前記サイドウォールを形成する工程において、前記アナログ回路用のトランジスタおよび前記デジタル回路用のトランジスタの前記埋め込み絶縁膜に前記サイドウォールを形成し、前記デジタル回路用のトランジスタに形成された前記サイドウォールを除去する
請求項６記載の半導体装置の製造方法。 - 前記基板を洗浄する工程と、前記ゲート絶縁膜を形成する工程との間において、前記サイドウォールの上部は、前記溝に形成された前記埋め込み絶縁膜の表面よりも高い位置に形成する
請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003112044A JP2004319789A (ja) | 2003-04-16 | 2003-04-16 | 半導体装置およびその製造方法 |
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| JP2004319789A true JP2004319789A (ja) | 2004-11-11 |
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Cited By (2)
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|---|---|---|---|---|
| JP2008193093A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高電圧トランジスタ及びその製造方法 |
| CN113964199A (zh) * | 2020-07-21 | 2022-01-21 | 中国科学院微电子研究所 | 金属氧化物半导体场效应管、制造方法及电子设备 |
-
2003
- 2003-04-16 JP JP2003112044A patent/JP2004319789A/ja active Pending
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