JP2008193093A - 高電圧トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】寄生トランジスタによるハンプの発生を防止できる高電圧トランジスタとその製造方法を提供する。
【解決手段】半導体基板上に所定の幅を維持しつつ活性領域の中央部位に沿って延びるゲート電極の両側の半導体基板に形成され、部分的に素子分離膜の下部に拡張して形成される第２ウェルを備え、活性領域は、ゲート電極の下部に位置しつつ素子分離膜を離隔させる第１活性領域及び第１活性領域と素子分離膜により限定される第２活性領域を備える高電圧トランジスタ及びその製造方法である。
【選択図】図３

Description

本発明は、半導体素子及びその製造方法に係り、より詳しくは、高電圧（ｈｉｇｈｖｏｌｔａｇｅ）トランジスタの電流−電圧曲線でのハンプ（ｈｕｍｐ）を防止する高電圧トランジスタ及びその製造方法に関する。
最近、トランジスタは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）のように低電圧で駆動する素子と、ロジック素子のように高電圧で駆動する素子が１つの半導体基板に集積されている。このとき、高電圧で駆動されて作動するトランジスタは、高電圧の動作のために高い降伏電圧が要求される。高い降伏電圧を得るためには、半導体基板に形成されるウェル（ｗｅｌｌ）にドーピングされる不純物の濃度を下げることが必要である。
図１（Ａ）は、従来の高電圧トランジスタの構造を示す平面図であり、図１（Ｂ）は、図１（Ａ）の１Ｂ−１Ｂ’線に沿って切断した断面図である。このとき、切断線１Ｂ−１Ｂ’は、説明の便宜上、活性領域３０と素子分離膜２０を通るように設定した。
図１（Ａ）及び図１（Ｂ）に示すように、半導体基板１０内に、第１導電型、例えばｐ型の不純物がドーピングされた第１ウェル１２を形成する。フィールド（ｆｉｅｌｄ）領域をなす素子分離膜２０は、活性領域３０を定義する。活性領域３０の中央部上には、ゲート絶縁膜４０を介在したゲート電極４２が半導体基板１０上に配され、ゲート電極４２の両側には、第１導電型とは反対の物性の第２導電型、例えばｎ型の不純物がドーピングされた第２ウェル１４が位置する。第２ウェル１４は、素子分離膜２０及びゲート電極４２の下部に拡張して形成される。
第２ウェル１４内には、ゲート電極４２ととソース／ドレイン領域１６が所定の距離だけ離隔して形成され、ソース／ドレイン領域１６上には、導電性を向上させるためにシリサイド層１８が形成されうる。ソース／ドレイン領域１６は、高濃度の第２導電型の不純物がドーピングされ、第２ウェル１４は、第１ウェル１２よりはドーピング濃度が相対的に高く、ソース／ドレイン領域１６よりはドーピング濃度が相対的に低い。
ところで、高電圧トランジスタは、特性上３０Ｖ以上の駆動電圧を使用する。高い駆動電圧により、相対的に低いドーピング濃度を有する第１ウェル１２のドーピング濃度のプロファイルの変化を引き起こす。併せて、後続熱処理工程で、第１ウェル１２内の不純物の偏析（ｓｅｇｒｅｇａｔｉｏｎ）が起こる。例えば、ＮＭＯＳトランジスタの場合、後続熱処理工程で第１導電型であるボロン（Ｂ）の偏析が起き、素子分離膜２０のエッジ（ｅｄｇｅ）でボロンの濃度が低下する。
偏析が起こると、第２ウェル１４が素子分離膜２０の下部に浸透している部分ａ、または素子分離膜２０と活性領域３０とが接する部分ｂに弱い反転（ｗｅａｋ ｉｎｖｅｒｓｉｏｎ）が起こる。換言すれば、不純物の偏析が弱い反転を起こし、弱い反転により素子分離膜２０の下部に浸透している部分ａ、または素子分離膜２０と活性領域３０とが接する部分ｂに寄生（ｐａｒａｓｉｔｉｃ）ＭＯＳトランジスタが形成される。
図２は、従来の高電圧トランジスタに対する寄生トランジスタの影響について説明するために、ゲート電圧Ｖｇによるドレイン電流Ｉｄの関係を示したグラフである。基板電圧Ｖｂ（ｂａｃｋ ｂｉａｓ ｖｏｌｔａｇｅ）は、０Ｖから−３Ｖに変化させつつ測定した。また、実験のためのウェーハは、ランダムに抽出し、そのうち太い実線のウェーハはＡ、そして細い実線のウェーハはＢと表示する。一方、ハンプが現れる部分は四角形ｃで強調した。
ウェーハＡのオフ電流Ｉｏｆｆは約０．０８（ｐＡ／μｍ）スレショルド電圧Ｖｔｈは約１．０８Ｖ、そして飽和ドレイン電流Ｉｄ（ｓａｔ）は約３４４（μＡ／μｍ）と相対的に小さなハンプが起きた。一方、ウェーハＢのオフ電流Ｉｏｆｆは約９７．１２（ｐＡ／μｍ）、スレショルド電圧Ｖｔｈは約１．０９Ｖ、そして飽和ドレイン電流Ｉｄ（ｓａｔ）は約３４６（μＡ／μｍ）と、ウェーハＡに比べて大きいハンプが発生した。特に、ウェーハＢのオフ電流は、ウェーハＡのそれよりはるかに大きい。これらのウェーハは無作為抽出によって選択されており、任意のウェーハについても相対的に大きいハンプが起こりうる。寄生トランジスタによるハンプは、漏れ電流を大きくする可能性があるという問題点があり、寄生トランジスタは、はなはだしい場合に、サブスレッショルド漏れ電流（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を誘発することもある。
そこで、本発明は上記従来の高電圧トランジスタ及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、寄生トランジスタによるハンプの発生を防止できる高電圧トランジスタを提供することにある。また、本発明がなそうとする他の技術的課題は、このトランジスタを製造する方法を提供することにある。
上記目的を達成するためになされた本発明による高電圧トランジスタは、半導体基板と、前記半導体基板に活性領域を定義する素子分離膜と、前記半導体基板上に所定の幅を維持し、前記活性領域の中央部位に沿って延びるゲート電極と、前記ゲート電極両側の前記半導体基板に形成され、部分的に前記素子分離膜の下部に拡張して形成される第２ウェルとを備え、
前記半導体基板内の前記活性領域は、前記ゲート電極の下部に位置し、前記素子分離膜を離隔させる第１活性領域と、前記第１活性領域と前記素子分離膜とにより限定される第２活性領域からなることを特徴とする。
前記素子分離膜は、素子分離に十分な深さに形成され、
前記素子分離膜は、ＨＤＰ酸化膜を含み、
前記ゲート電極は、前記第１活性領域の全体表面上に形成され、
前記第２ウェルは、部分的に前記ゲート電極の両側下部に拡張して形成され、
前記第１活性領域は、トランジスタの種類によって、幅と長さとが決まり、
前記第１活性領域の上面は、前記第２活性領域の上面と同じレベルをなし、
前記第２ウェル内には、前記ゲート電極と離隔されて配置されたソース／ドレイン領域をさらに含み、
前記第２ウェルと前記ソース／ドレイン領域とは、同じ導電型の不純物がドーピングさ
れ、
前記不純物は、周期律表で５族元素を含むことが好ましい。
本発明による高電圧トランジスタは、前記半導体基板の上部に、前記活性領域と前記素子分離膜とを受容する第１ウェルをさらに備え、
前記第１ウェルにドーピングされた不純物は、前記第２ウェルとは反対の導電型であり、
前記不純物は、周期律表で３族元素を含み、
前記不純物は、ボロン（Ｂ）を含み、
前記第２ウェルのドーピング濃度は、前記第１ウェルのドーピング濃度より大きいことが好ましい。
上記目的を達成するためになされた本発明による高電圧トランジスタの製造方法は、半導体基板に活性領域を定義する素子分離膜を形成する段階と、
前記半導体基板の活性領域の両側に形成され、部分的に前記素子分離膜の下部に拡張される第２ウェルを形成する段階と、
前記半導体基板上に所定の幅を維持し、前記活性領域の中央部位に沿って延びるゲート電極を形成する段階とを有し、
前記活性領域は、
前記ゲート電極の下部に位置し、前記素子分離膜を離隔させる第１活性領域と、
前記第１活性領域と前記素子分離膜とにより限定される前記第２活性領域と、からなることを特徴とする。
前記ゲート電極は、前記第１活性領域を覆い、
前記第２ウェルは、部分的に前記ゲート電極の両側下部に拡張して形成され、
前記第１活性領域は、トランジスタの種類によって、幅と長さとが決まり、
前記第２ウェル内には、前記ゲート電極と所定距離だけ離隔して配置されたソース／ドレイン領域をさらに含み、
前記第２ウェルと前記ソース／ドレイン領域は、同じ導電型の不純物がドーピングされ、
前記半導体基板の上部に、前記活性領域と前記素子分離膜とを受容するための第１ウェルを形成する段階をさらに有し、
前記第１ウェルにドーピングされた不純物は、前記第２ウェルと反対の導電型であり、
前記不純物は、ボロン（Ｂ）を含み、
前記第２ウェルのドーピング濃度は、前記第１ウェルのドーピング濃度より大きいことが好ましい。
本発明による高電圧トランジスタ及びその製造方法によれば、拡張された活性領域を具備することによって、素子分離膜の下部及びエッジでの寄生トランジスタの発生を抑制し、電圧−電流曲線でのハンプが起きることを防止することができる。
以下、本発明の高電圧トランジスタ及びその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。実施形態全体にわたって同じ参照符号は、同じ構成要素を示す。
本発明の一実施形態は、寄生トランジスタの発生を防止するために、活性領域が拡張された構造を提示する。拡張された活性領域により、ウェルでの不純物の偏析を防止できる。図３（Ａ）に示した本発明の活性領域１３０は、拡張された第１活性領域１３０ａと、図１（Ａ）の活性領域３０に対応する第２活性領域１３０ｂとに区分される。
図３（Ａ）は、本発明の一実施形態による高電圧トランジスタの構造を示す平面図であり、図３（Ｂ）は、図３（Ａ）の３Ｂ−３Ｂ’線に沿って切断した断面図である。このとき、切断線３Ｂ−３Ｂ’は説明の便宜上、活性領域１３０と素子分離膜１２０を通るように設定した。
図３（Ａ）及び（Ｂ）を参照すれば、半導体基板１００内に、第１導電型の不純物がドーピングされた第１ウェル１０２を形成する。フィールド領域をなす素子分離膜１２０は、活性領域１３０を定義する。活性領域１３０の中央部上には、ゲート絶縁膜１４０を介在したゲート電極１４２が半導体基板１００上に配置され、ゲート電極１４２の両側には、第１導電型と反対の物性の第２導電型の不純物がドーピングされた第２ウェル１１４が配置される。第２ウェル１１４は、部分的に素子分離膜１２０及びゲート電極１４２の下部に拡張されて形成される。
第１ウェル１０２の不純物は、その上部に形成されたトランジスタの種類によって変わるが、例えばトランジスタがＮＭＯＳである場合には、ｐ型不純物をドーピングし、トランジスタがＰＭＯＳであるときには、ｎ型不純物をドーピングする。ｐ型不純物は、ボロン（Ｂ）、インジウム（Ｉｎ）などであって、ｎ型不純物は、リン（Ｐ）、ヒ素（Ａｓ）などでありうる。また、本実施形態での第１ウェル１０２は、イオン注入を行って不純物をドーピングすることが望ましい。
第２ウェル１１４内には、ゲート電極１４２とソース／ドレイン領域１１６とが所定の距離だけ離隔されて形成され、ソース／ドレイン領域１１６上には、導電性を向上させるためのシリサイド層１１８が形成されうる。第２ウェル１１４は、ソース／ドレイン領域１１６と半導体基板１００間のパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）電圧をソース／ドレイン領域１６に直接印加された高電圧より大きくするために形成される。すなわち、ソース／ドレイン領域１１６と、半導体基板１００または第１ウェル１０２との間での降伏（ｂｒｅａｋ−ｄｏｗｎ）電圧がこの高電圧より大きくなければならない。これにより、第２ウェル１１４は、ドリフト（ｄｒｉｆｔ）領域ともいう。第２ウェル１１４は、第２活性領域１３０ｂでのチャンネル領域１３２を限定する。
ソース／ドレイン領域１１６は、高濃度の第２導電型の不純物がドーピングされ、第２ウェル１１４のドーピング濃度は、第１ウェル１０２より相対的に高く、ソース／ドレイン領域１１６より相対的に低いことが望ましい。本実施形態では、第１ウェル１０２のドーズ量は、約１．０ｘ１０１０ｉｏｎｓ／ｃｍ２、第２ウェル１１４のドーズ量は、約１．０ｘ１０１２ｉｏｎｓ／ｃｍ２、そしてソース／ドレイン領域１１６のドーズ量は、約１．０ｘ１０１５ｉｏｎｓ／ｃｍ２に調節した。
一方、第１ウェル１０２の不純物は、第２ウェル１１４とソース／ドレイン領域１１６とにドーピングされた不純物とは異なる。例えば、トランジスタがＮＭＯＳである場合には、第１ウェル１０２の不純物はｐ型不純物であり、周期律表で３族元素を含み、第２ウェル１１４及びソース／ドレイン領域１１６の不純物はｎ型不純物であって、周期律表で５族元素を含むことができる。トランジスタがＰＭＯＳである場合には、第１ウェル１０２の不純物はｎ型不純物であって５族元素を含み、第２ウェル１１４及びソース／ドレイン領域１１６の不純物はｐ型不純物であって３族元素を含むことができる。ｐ型不純物の例として、ボロン（Ｂ）を挙げることができ、ｎ型不純物の例として、リン（Ｐ）を挙げることができる。
活性領域１３０は、第１活性領域１３０ａと第２活性領域１３０ｂとに分かれる。第１活性領域１３０ａは、第２活性領域１３０ｂの中央部上で、所定の幅ｗと長さｌとを有し、第１活性領域１３０ａの外に向って拡張された形態である。幅ｗと長さｌは、高電圧トランジスタの種類によって変わりうる。幅ｗは、ゲート電極１４２の幅より狭いことが望ましく、第１活性領域１３０ａは、ゲート電極１４２により覆われることが望ましい。
第１活性領域１３０ａは、高電圧や熱処理などにより、第１ウェル１０２にドーピングされた不純物の偏析を防止する役割をする。もし不純物がｐ型不純物、例えばボロン（Ｂ）ならば、素子分離膜１２０近くでボロン（Ｂ）の濃度低下を防止できる。これにより、図１（Ａ）及び（Ｂ）で説明した素子分離膜の下部及びエッジでの寄生トランジスタの発生を抑制できる。
第２活性領域１３０ｂは、図１（Ａ）の活性領域と同一である。具体的に、第２活性領域１３０ｂは、上述のソース／ドレイン領域１１６とチャンネル領域１３２とを含みつつ、エッジは、途切れることなしに直線に近い形態で一定の領域を限定するものである。第２活性領域１３０ｂは、前記トランジスタが実質的に動作する領域である。
図４ないし図７は、本発明の一実施形態による高電圧トランジスタの製造方法を示した工程断面図であり、図３（Ａ）の３Ｂ−３Ｂ’線に沿ったものである。ここでは、ＮＭＯＳを中心に説明する。
図３及び図４を参照すれば、半導体基板１００、例えばシリコン基板内、に第１導電型、例えばｐ型不純物からなる第１ウェル１０２を形成する。第１ウェル１０２は、ＢＦ２を使用して約１．０ｘ１０１０ｉｏｎｓ／ｃｍ２のドーズ量を有するように形成する。次に、半導体基板１００上に、パッド酸化膜１０４とハードマスク用窒化膜１０６とからなるパッドマスク１０８をパターン形態に順次に形成する。パッド酸化膜１０４は、基板１００と窒化膜１０４との間の応力（ｓｔｒｅｓｓ）を減少させるために形成され、２０ないし２００Å厚に、望ましくは１００Åほどの厚さに形成する。窒化膜１０６は、素子分離領域を形成するためにハードマスクとして使われ、シリコン窒化物を５００ないし２，０００Å厚に、望ましくは８００ないし８５０Å厚に蒸着して形成する。蒸着方法は、一般的な方法、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）によることが可能である。
具体的には、活性領域１３０を定義するフォトレジストパターン１１０をマスクとして乾式エッチング方法で、窒化膜１０６とパッド酸化膜１０４とをエッチングしてパッドマスク１０８を形成する。窒化膜１０６をエッチングするときには、フッ素炭素系ガスを使用する。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６のようなガス、またはそれらの混合ガスを使用する。この際の雰囲気ガスとしては、Ａｒガスを使用できる。
図３及び図５を参照すれば、フォトレジストパターン１１０を除去した後、パッドマスク１０８をエッチングマスクとして使用し、露出した基板１００に対して異方性乾式エッチングを行い、活性領域を限定する素子分離領域１１２を形成する。フォトレジストパターン１１０は、一般的な方法、例えば酸素プラズマを使用してアッシング（ａｓｈｉｎｇ）した後、有機ストリップで除去できる。素子分離領域１１２の深さは、素子分離に十分な深さに形成する。周知のように、素子分離領域１１２の内側表面、底及びパッド酸化膜１０４の側壁に犠牲酸化膜（図示せず）及び窒化膜ライナ（図示せず）を形成できる。
図３及び図６を参照すれば、絶縁膜でもって素子分離領域１１２を埋め込んだ後、上部面を平坦化して素子分離膜１２０を形成する。素子分離膜１２０として、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＰＥＣＶＤ法を利用して形成したＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、ＰＥＣＶＤ法を利用して形成した酸化膜及びそれらの組み合わせからなる群から選択された絶縁膜が使われうる。このうち、ＨＤＰ酸化膜が素子分離領域１１２の埋め込みに最適である。ＨＤＰ酸化膜は、膜質が稠密であり、ギャップフィル（ｇａｐ ｆｉｌｌ）特性が良好である。
素子分離膜１２０により、活性領域１３０の中央部上には、第１活性領域１３０ａが形成される。すなわち、素子分離膜１２０は、第１活性領域１３０ａにより分離される。第１活性領域１３０ａの上面は、第２活性領域１３０ｂの上面と同じレベルであり、同じ不純物がドーピングされる。図６によれば、第１活性領域１３０ａと第２活性領域１３０ｂは、素子分離膜１２０により限定されて外部に露出している。
次に、チャンネル領域１３２を形成しつつ、第１導電型とは反対の物性の第２導電型、例えばｎ型不純物をドーピングされた第２ウェル１１４を形成する。本実施形態では、リン（Ｐ）を使用して約１．０ｘ１０１２ｉｏｎｓ／ｃｍ２のドーズ量を有するように形成した。第２ウェル１１４は、部分的に素子分離膜１２０の下部に拡張されて形成される。
図３及び図７を参照すれば、チャンネル領域１３２、第１活性領域１３０ａ及び素子分離膜１２０の一部を所定の幅で覆うその領域に、ゲート絶縁膜１４０とゲート電極１４２とを順次に形成する。ゲート絶縁膜１４０は、シリコン酸化膜またはチタニウム酸化物、タンタル酸化物、アルミニウム酸化物、ジルコニウム酸化物及びハフニウム酸化物のような金属酸化物を使用できる。ゲート電極１４２は、非晶質ポリシリコン、ドーピングされたポリシリコン、ポリＳｉＧｅ及び導電性金属を含有する物質から選択された単一層または複合層からなる。導電性金属を含有する物質は、タングステン及びモリブデンのような金属、チタン窒化膜、タンタル窒化膜及びタングステン窒化膜のような導電性金属窒化膜から選択され、少なくとも１つの層を形成する。
次に、第２活性領域１３０ｂの第２ウェル１１４内に、ゲート電極１４２と所定距離だけ離れてソース／ドレイン領域１１６が形成され、ソース／ドレイン領域１１６上には、導電性を向上させるためのシリサイド層１１８が形成されうる。ソース／ドレイン領域１１６は、高濃度の第２導電型の不純物がドーピングされ、第２ウェル１１４より相対的に高いドーピング濃度で不純物をドーピングする。実施形態では、リン（Ｐ）を使用し、約１．０ｘ１０１５ｉｏｎｓ／ｃｍ２のドーズ量となるように形成した。
図８は、本発明の一実施形態によるトランジスタと従来のトランジスタとを比較するために、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示したグラフである。このとき、基板電圧（ｂａｃｋ ｂｉａｓ ｖｏｌｔａｇｅ）Ｖｂを０Ｖから−３Ｖに変化させつつ測定した。太い実線は本発明のトランジスタ、そして細い実線は従来のトランジスタに該当する。一方、これらのトランジスタを比較するために、ハンプが現れうる部分を四角形ｄで強調した。このとき、本発明のトランジスタの第２活性領域の幅ｗは、１．０μｍ、長さｌは１．５μｍとした。
本発明のトランジスタは、スレショルド電圧Ｖｔｈは約１．０６Ｖ、そして飽和ドレイン電流Ｉｄ（ｓａｔ）は約３３５（μＡ／μｍ）であって、ハンプが起きなかった。一方、従来のトランジスタスレショルド電圧Ｖｔｈは約１．０８Ｖ、そして飽和ドレイン電流Ｉｄ（ｓａｔ）は約３４４（μＡ／μｍ）であって、ハンプ現象が発生した。すなわち、本発明のトランジスタによれば、素子分離膜近くに不純物の偏析が起こらず、偏析による寄生トランジスタが発生していないということが分かる。
以上、本発明について望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当分野の当業者によってさまざまな変形が可能である。
本発明の高電圧トランジスタ及びその製造方法は、例えば、半導体関連の技術分野に効果的に適用可能である。
従来の高電圧トランジスタの構造を示し、（Ａ）は平面図であり、（Ｂ）は（Ａ）の１Ｂ−１Ｂ’線に沿って切断した断面図である。 従来の高電圧トランジスタに対する寄生トランジスタの影響について述べるために、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示したグラフである。 本発明の一実施形態による高電圧トランジスタの構造を示し、（Ａ）は平面図であり、（Ｂ）は（Ａ）の３Ｂ−３Ｂ’線に沿って切断した断面図である。 本発明の一実施形態による高電圧トランジスタの製造方法を示した工程断面図である。 本発明の一実施形態による高電圧トランジスタの製造方法を示した工程断面図である。 本発明の一実施形態による高電圧トランジスタの製造方法を示した工程断面図である。 本発明の一実施形態による高電圧トランジスタの製造方法を示した工程断面図である。 本発明の一実施形態によるトランジスタと従来のトランジスタとを比較するために、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示したグラフである。
符号の説明
１０，１００ 半導体基板
１２，１０２ 第１ウェル
１４，１１４ 第２ウェル
１８，１１８ シリサイド層
２０，１２０ 素子分離膜
３０，１３０ 活性領域
４０，１４０ ゲート絶縁膜
４２，１４２ ゲート電極
１０８ パッドマスク
１１２ 素子分離領域
１１６ ソース／ドレイン領域
１３０ａ 第１活性領域
１３０ｂ 第２活性領域
１３２ チャンネル領域

Claims (25)

  1. 半導体基板と、
    前記半導体基板に活性領域を定義する素子分離膜と、
    前記半導体基板上に所定の幅を維持し、前記活性領域の中央部位に沿って延びるゲート電極と、
    前記ゲート電極両側の前記半導体基板に形成され、部分的に前記素子分離膜の下部に拡張されて形成される第２ウェルとを備え、
    前記半導体基板内の前記活性領域は、
    前記ゲート電極の下部に位置し、前記素子分離膜を離隔させる第１活性領域と、
    前記第１活性領域と前記素子分離膜とにより限定される第２活性領域と、とからなることを特徴とする高電圧トランジスタ。
  2. 前記素子分離膜は、素子分離に十分な深さに形成されることを特徴とする請求項１に記載の高電圧トランジスタ。
  3. 前記素子分離膜は、ＨＤＰ酸化膜を含むことを特徴とする請求項１に記載の高電圧トランジスタ。
  4. 前記ゲート電極は、前記第１活性領域の全体表面上に形成されることを特徴とする請求項１に記載の高電圧トランジスタ。
  5. 前記第２ウェルは、部分的に前記ゲート電極の両側下部に拡張して形成されることを特徴とする請求項１に記載の高電圧トランジスタ。
  6. 前記第１活性領域は、トランジスタの種類によって、幅と長さとが決まることを特徴とする請求項１に記載の高電圧トランジスタ。
  7. 前記第１活性領域の上面は、前記第２活性領域の上面と同じレベルをなすことを特徴とする請求項１に記載の高電圧トランジスタ。
  8. 前記第２ウェル内には、前記ゲート電極と離隔されて配置されたソース／ドレイン領域をさらに含むことを特徴とする請求項１に記載の高電圧トランジスタ。
  9. 前記第２ウェルと前記ソース／ドレイン領域とは、同じ導電型の不純物がドーピングされることを特徴とする請求項８に記載の高電圧トランジスタ。
  10. 前記不純物は、周期律表で５族元素を含むことを特徴とする請求項９に記載の高電圧トランジスタ。
  11. 前記半導体基板の上部に、前記活性領域と前記素子分離膜とを受容する第１ウェルをさらに備えることを特徴とする請求項１に記載の高電圧トランジスタ。
  12. 前記第１ウェルにドーピングされた不純物は、前記第２ウェルとは反対の導電型であることを特徴とする請求項１１に記載の高電圧トランジスタ。
  13. 前記不純物は、周期律表で３族元素を含むことを特徴とする請求項１２に記載の高電圧トランジスタ。
  14. 前記不純物は、ボロン（Ｂ）を含むことを特徴とする請求項１３に記載の高電圧トランジスタ。
  15. 前記第２ウェルのドーピング濃度は、前記第１ウェルのドーピング濃度より大きいことを特徴とする請求項１２に記載の高電圧トランジスタ。
  16. 半導体基板に活性領域を定義する素子分離膜を形成する段階と、
    前記半導体基板の活性領域の両側に形成され、部分的に前記素子分離膜の下部に拡張される第２ウェルを形成する段階と、
    前記半導体基板上に所定の幅を維持し、前記活性領域の中央部位に沿って延びるゲート電極を形成する段階とを有し、
    前記活性領域は、
    前記ゲート電極の下部に位置し、前記素子分離膜を離隔させる第１活性領域と、
    前記第１活性領域と前記素子分離膜とにより限定される第２活性領域と、からなることを特徴とする高電圧トランジスタの製造方法。
  17. 前記ゲート電極は、前記第１活性領域を覆うことを特徴とする請求項１６に記載の高電圧トランジスタの製造方法。
  18. 前記第２ウェルは、部分的に前記ゲート電極の両側下部に拡張されて形成されることを特徴とする請求項１６に記載の高電圧トランジスタの製造方法。
  19. 前記第１活性領域は、トランジスタの種類によって、幅と長さとが決まることを特徴とする請求項１６に記載の高電圧トランジスタの製造方法。
  20. 前記第２ウェル内には、前記ゲート電極と所定距離だけ離隔されて配置されたソース／ドレイン領域をさらに含むことを特徴とする請求項１６に記載の高電圧トランジスタの製造方法。
  21. 前記第２ウェルと前記ソース／ドレイン領域は、同じ導電型の不純物がドーピングされたことを特徴とする請求項２０に記載の高電圧トランジスタの製造方法。
  22. 前記半導体基板の上部に、前記活性領域と前記素子分離膜とを受容するための第１ウェルを形成する段階をさらに有することを特徴とする請求項１６に記載の高電圧トランジスタの製造方法。
  23. 前記第１ウェルにドーピングされた不純物は、前記第２ウェルとは反対の導電型であることを特徴とする請求項２２に記載の高電圧トランジスタの製造方法。
  24. 前記不純物は、ボロン（Ｂ）を含むことを特徴とする請求項２３に記載の高電圧トランジスタの製造方法。
  25. 前記第２ウェルのドーピング濃度は、前記第１ウェルのドーピング濃度より大きいことを特徴とする請求項２４に記載の高電圧トランジスタの製造方法。
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