TWI446533B - 高壓電晶體 - Google Patents

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Joon-Suk Oh
Myung-Hee Kim
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Description

高壓電晶體
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種高壓電晶體(high voltage transistors)及其製造方法。
在低電壓驅動的互補金屬氧化矽(Complementary metal oxide silicon,CMOS)與在高電壓驅動的邏輯單元元件可被組合於單一半導體基片(semiconductor substrate)。當在高電壓驅動時，這些元件可能具有高崩潰電壓(breakdown voltages)以便在高電壓操作。為了獲得高崩潰電壓，通常會減少形成於半導體基片中的井(well)所摻入的雜質(impurity)的密度。
參照圖1A及1B，將討論習知高壓電晶體的結構的平面圖與沿著圖1A的線1B-1B'截取的高壓電晶體的橫斷面圖。為了便於說明，割面線(cutaway line)1B-1B'將部分沿著主動區(active region)30及元件隔離膜(device isolation film)20予以繪示。如圖1A及1B所示，摻雜第一導電型(例如p型)的雜質的第一井12形成於半導體基片10中。形成場區域(field region)的元件隔離膜20界定主動區30。閘極電極(gate electrode)42是藉由將閘極絕緣膜(gate insulating film)40插入主動區30的中央部分而形成於半導體基片10上。並且，摻雜與第一導電型相反的第二導電型(例如n型)的雜質的第二井14位於閘極電極42的兩邊。第二井14 部分擴散至元件隔離膜20與閘極電極42的較低的部分。
與閘極電極42分隔預定距離的源極/汲極區(source/drain region)16形成於第二井14內，並且矽化物層(silicide layer)18可能形成於源極/汲極區16上以改善導電率。源極/汲極區16摻雜高密度的第二導電率雜質。第二井14的摻雜密度高於第一井12的摻雜密度但低於源極/汲極區16的摻雜密度。
同時，高壓電晶體依其特性使用30伏特或更高的驅動電壓。此高驅動電壓使具有較低的摻雜密度的第一井12的摻雜密度分佈改變。並且，第一井12內的雜質在執行後續的熱處理(heat treatment)時發生偏析。例如，若是N通道金屬氧化物半導體(NMOS)電晶體，則第一導電型的硼(B)的偏析將發生於後續的熱處理，因而硼的密度在元件隔離膜20的邊緣將減少。
偏析可能在插入元件隔離膜20的較低部分的第二井14的部分a，或接觸主動區30的元件隔離膜20的部分b導致弱反轉(weak inversion)。換言之，雜質的偏析導致弱反轉，在插入元件隔離膜20的較低部分元件隔離膜20的較低部分外側的部分a，或在接觸主動區30的元件隔離膜20的部分b形成寄生金屬氧化物半導體電晶體(parasitic MOS transistor)。
現在參照圖2，將討論汲極電流(drain current)Id 對閘極電壓(gate voltage)Vg 的關係圖，以便檢查寄生電晶體對於習知高壓電晶體的影響。所執行的測量為將反向偏壓 (back bias電壓)Vb 由0.0伏特(V)變動至-3.0伏特(V)。並且，用於實驗的晶圓(wafers)是採隨機取樣(random sampling)選取的，其中對應於粗實線的晶圓以A表示，而對應於細實線的晶圓則以B表示。包含隆起(humps)的部分將藉由長方形c予以強調。
如圖所示，晶圓A的截止電流(off current)Ioff 大約是0.08皮安/微米(pA/μm)，臨界電壓(threshold voltage)Vth 大約是1.08伏特(V)，以及飽和汲極電流(saturated drain current)Id(sat) 大約是344微安/微米(μA/μm)，因此發生較輕微的隆起。然而，晶圓B的截止電流Ioff 大約是97.12皮安/微米(pA/μm)，臨界電壓Vth 大約是1.09伏特(V)，以及飽和汲極電流Id(sat) 大約是346微安/微米(μA/μm)，因此所產生的隆起大於晶圓A的隆起。因為晶圓是採隨機取樣選取的，所以較大的隆起可能發生於某個晶圓。寄生電晶體所造成的隆起可能產生大的漏電流(leakage current)。寄生電晶體可能在某些極端的例子中導致次臨界漏電流(sub-threshold leakage current)。
本發明的某些實施例提供包含半導體基片及界定半導體基片中的主動區的元件隔離膜之高壓電晶體。閘極電極在半導體基片上沿著主動區的中央部分延伸同時維持預定寬度。第二井形成於半導體基片中的閘極電極的兩邊，且部分延伸至元件隔離膜的底面。半導體基片中的主動區包括：位於閘極電極下方且分隔元件隔離膜的第一主動 區；以及由第一主動區及元件隔離膜所界定的第二主動區。
在本發明的另外實施例中，元件隔離膜的深度足以實行元件隔離。
在又另外實施例中，元件隔離膜可能包括高密度電漿(high density plasma,HDP)氧化膜(oxide film)。
在本發明的某些實施例中，閘極電極可能位於第一主動區的整個表面上。
在本發明的另外實施例中，第二井部分延伸至閘極電極下方絕緣膜底部的兩個較低的部分。
在又另外實施例中，可能藉由電晶體的類型來決定第一主動區的寬度及長度。
在本發明的某些實施例中，第一主動區的上表面可能與第二主動區的上表面同高。
在本發明的另外實施例中，源極和汲極區可能與第二井內的閘極電極分開。第二井與源極和汲極區可能摻雜相同導電型的雜質。在某些實施例中，雜質可能包括週期表(periodic table)中的第5族元素。
在本發明的又另外實施例中，電晶體可能包括具有半導體基片的上部分中的主動區及元件隔離膜之第一井。摻入第一井的雜質可能具有與第二井的導電型相反的導電型。在某些實施例中，雜質可能是週期表中的第3族元素，例如雜質可能是硼(B)。第二井的摻雜密度可能大於第一井的摻雜密度。
雖然以上對照電晶體來討論本發明的某些實施例，但 是在此也提供製造電晶體的相關方法。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉其較佳實施例，並配合所附圖式，作詳細說明如下。
以下將參考繪示本發明的實施例的附圖更完整地說明本發明。然而，本發明可能以許多不同的形式來實施，因此不應視為侷限於在此所述之實施例。相反地，提供這些較佳實施例將使得本發明的揭露更為徹底且完全，且將更完整地傳達本發明的觀念給熟習此技藝者。在圖中，為了清楚起見可能誇大圖中分層及區域的大小及比例。
須知當稱一元件或分層”位於”、”連接”、或”耦合”另一元件或分層時，可能直接位於、連接、或耦合此另一元件或分層或者可能存在中介元件或分層。相對地，當稱一元件或分層”直接位於”、”直接連接”、或”直接耦合”另一元件或分層時，不存在中介元件或分層。在所有說明中相同的數字皆表示相同的元件。當在此使用時，術語”及/或”包括相關的列舉項目當中一個或多個的任何一個及所有的組合。
須知雖然術語第一、第二、第三等等在此用以說明各種元件、組件、區域、分層及/或區段，但是這些元件、組件、區域、分層及/或區段不應受限於這些術語。這些術語僅用以區分某一元件、組件、區域、分層或區段與另一元件、組件、區域、分層或區段。因此，在不脫離本發明的 原理的情況下，當可稱以下所討論的第一元件、組件、區域、分層或區段為第二元件、組件、區域、分層或區段。
為了便於說明，在此可能使用例如"底下"、"下方"、"低於"、"上方"、"高於"等等的空間關係術語來描述圖中所繪示之某一元件或特徵與另一元件或特徵的關係。須知這些空間關係術語想讓使用中的裝置或操作除了圖中所描述的方位之外也包含其他的方位。例如，若翻轉圖中的裝置，則原本描述為在其他元件或特徵的“下方”或“底下”的元件或特徵將轉變成在此其他元件或特徵的“上方”。因此，典型的術語“下方”可能包含上方方位與下方方位兩者。上述裝置可能作不同的轉向(旋轉90度或其他方位)，在此所使用的空間關係描述詞將隨之改變。
在此所使用的術語僅用以說明特定實施例而非用以限制本發明。當在此使用時，除非上下文清楚地指出，否則單數形式的”一”及”所述”也將包括複數形式。更須知當在此說明書中使用時，術語”包括”及/或”包含”指出存在所敘述之特徵、整數、步驟、操作、元件及/或組件，但是並不排除存在或附加一個或多個其他的特徵、整數、步驟、操作、元件、組件及/或其組合。
在此參考繪示本發明的理想化實施例(與中間結構)的橫斷面圖來說明本發明的實施例。同樣地，可預期繪圖的形狀變化為例如製造技術及/或公差的結果。因此，本發明的實施例不應被視為侷限於在此所繪示的區域的特定形狀，而應包括例如由製造所導致的形狀誤差。例如，繪示 成長方形的佈值區域(implanted region)在其邊緣通常將具有圓滑或彎曲特徵及/或佈值濃度(implant concentration)的梯度(gradient)，而非從佈值到非佈值區域的二元變化。同樣地，佈值所形成的埋入區域(buried region)可能導致埋入區域與藉以進行佈值的表面之間的區域產生某些佈值。因此，圖中所繪示的區域乃依其本質繪製，所以其形狀未必繪示元件的區域的實際形狀並且不會限制本發明的範疇。
除非另有定義，否則在此所使用的所有術語(包括技術及科學術語)都具有如任何熟習本發明所屬技藝者通常所了解的意義。更須知術語(例如通用字典所定義的術語)的意義解釋應符合其依據相關技藝及本說明書的意義，而不應以理想化或過於形式化的意義來解釋，除非在此特別如此定義。
現在將對照圖3A至8討論本發明的某些實施例。根據本發明的某些實施例之高壓電晶體實施例建議具有延伸主動區的結構以降低產生寄生電晶體的可能性。延伸主動區阻止井中的雜質的偏析。以參考數字130標示的主動區被區分為根據本發明的某些實施例之延伸的第一主動區130a，以及對應於圖1A的主動區的第二主動區130b。
首先參照圖3A及3B，將討論根據本發明的某些實施例之高壓電晶體的結構的平面圖，以及根據本發明的某些實施例之高壓電晶體沿著圖3A的線3B-3B'截取的橫斷面圖。在此例中，為了便於說明將剖面線3B-3B'沿著主動區130及元件隔離膜120分割。如圖3A及3B所示，摻雜第 一導電型(例如p型)的雜質的第一井102形成於半導體基片100中。形成場區域的元件隔離膜120界定主動區130。閘極電極142是藉由將閘極絕緣膜140插入主動區130的中央部分而形成於半導體基片100上。並且，摻雜與第一導電型相反的第二導電型(例如n型)的雜質的第二井114位於閘極電極142的兩邊。第二井114部分擴散至元件隔離膜120及閘極電極142的較低的部分。
第一井102的雜質根據形成於其上表面的電晶體的種類有所變動。因此，當電晶體是N通道金屬氧化物半導體(NMOS)類型時將摻雜p型雜質，或當電晶體是P通道金屬氧化物半導體(PMOS)電晶體時將摻雜n型雜質。p型雜質可能包括例如硼(B)及銦(In)，而n型雜質則可能包括例如磷(P)及砷(As)。並且，在本發明的某些實施例中，第一井102可能使用離子植入(ion implantation)來摻雜雜質。
與閘極電極142分隔預定距離的源極/汲極區116形成於第二井114內，並且矽化物層118可能形成於源極/汲極區116上以改善導電率。因為源極/汲極區116與半導體基片100之間的穿透電壓(punch-through voltage)通常大於直接供應源極/汲極區116的高電壓，所以形成第二井114。換言之，源極/汲極區116與半導體基片100或第一井102之間的崩潰電壓大於此高電壓。因此，第二井114可能被稱為漂移區(drift region)。第二井114界定第二主動區130b中的通道區(channel region)132。
源極/汲極區116摻雜高密度的第二導電性雜質。第二 井114的摻雜密度可能相對高於第一井102的摻雜密度，但低於源極/汲極區116的摻雜密度。在本發明的某些實施例中，第一井102的劑量(dose amount)被調整為1.0×1010 離子/公分2 (ions/cm2 )，第二井114的劑量為1.0×1010 離子/公分2 (ions/cm2 )，以及源極/汲極區116的劑量被調整為1.0×1015 離子/公分2 (ions/cm2 )。
同時，第一井102的雜質的形式異於摻入源極/汲極區116的雜質。例如，當電晶體屬於N通道金屬氧化物半導體(NMOS)時，第一井102的雜質是包括週期表中的第3族元素的p型雜質，並且第二井114及源極/汲極區116的雜質是包括第5族元素的n型雜質。當電晶體屬於P通道金屬氧化物半導體(PMOS)時，第一井102的雜質是包括第5族元素的n型雜質，並且第二井114及源極/汲極區116的雜質是包括第3族元素的p型雜質。p型雜質可能是硼(B)，而n型雜質則可能是磷(P)。
本發明的某些實施例的主動區130，被區分為第一主動區130a與第二主動區130b。第一主動區130a形成在第二主動區130b的中央部分周圍向外延伸且具有預定寬度w及長度l 。寬度w及長度l 可能根據高壓電晶體的種類有所變動。寬度w可能比閘極電極142的寬度窄，並且第一主動區130a可能被閘極電極142覆蓋。
第一主動區130a可能藉由高電壓及熱處理來降低第一井102所摻入的雜質偏析的可能性。若雜質是例如硼(B)的p型雜質，則有降低在元件隔離膜120周圍硼(B)的密度 的可能性。因此，可能降低如參考圖1A及1B所說明之在元件隔離膜120的下方及其邊緣形成寄生電晶體的可能性。
第二主動區130b類似於圖1A的主動區30。尤其，第二主動區130b的結構包括源極/汲極區116及通道區132，且具有用以界定某個區域之無間斷部分的線形邊緣。第二主動區130b是實際操作電晶體的區域。
圖4至7是根據本發明的某些實施例之製造高壓電晶體的處理步驟的橫斷面圖，其藉由沿著圖3的線3B-3B'截取而獲得。此說明將在N通道金屬氧化物半導體(NMOS)的考量下予以提供，然而，須知本發明的實施例並未侷限於此說明。
現在參照圖3A及4，摻雜第一導電型(例如p型)的雜質的第一井102形成於半導體基片100(例如矽基片)中。第一井102是使用二氟化硼(BF2 )以大約1.0×1010 離子/公分2 (ions/cm2 )的劑量形成的。由襯墊氧化膜(pad oxide film)104與作為硬光罩(hardmask)的氮化膜(nitride film)106所構成的襯墊光罩(pad mask)108將依照半導體基片100上的圖案(pattern)類型依序形成。用以減少半導體基片100與氮化膜106之間的應力(stress)的襯墊氧化膜104具有大約20~200埃(Å)的厚度，並且大約是100埃(Å)。氮化膜106被當作硬光罩以形成元件隔離區(device isolation region)，其將沈積至大約500~2000埃(Å)的厚度，並且大約是800~850埃(Å)。所述沈積可能包括化學氣相沈積 (chemical vapor deposition,CVD)、次大氣壓化學氣相沈積(sub-atmospheric CVD,SACVD)、低壓化學氣相沈積(low pressure CVD,LPCVD)、或電漿增強式化學氣相沈積(plasma enhanced CVD,PECVD)。
尤其，藉由使用界定主動區130的光阻圖案(photoresist pattern)110作為光罩的乾蝕刻(dry etching)來蝕刻氮化膜106及襯墊氧化膜104，藉以形成襯墊光罩108。當蝕刻氮化膜106時，將使用氟碳氣體(carbon fluoride-based gas)。例如，使用包括四氟化碳(CF4 )、三氟甲烷(CHF3 )、六氟乙烷(C2 F6 )、八氟環丁烷(C4 F8 )、二氟甲烷(CH2 F2 )、一氟甲烷(CH3 F)、甲烷(CH4 )、乙炔(C2 H2 )、以及六氟化四碳(C4 F6 )的氟碳(Cx Fy -based)氣體和氟烷(Ca Hb Fc -based)氣體或這些氣體的混合氣體。在此例中，周圍氣體可能是氬(Ar)氣。
現在參照圖3A及5，在移除光阻圖案110之後，將使用襯墊光罩108作為蝕刻光罩來非等向性乾蝕刻已曝光的半導體基片100，藉以形成界定主動區的元件隔離區112。光阻圖案110可能藉由使用氧電漿(oxygen plasma)及有機剝離(organic stripping)的典型的灰化(ashing)法予以移除。元件隔離區112的深度足以實行元件隔離。如熟習此技藝者所周知，可能沿著元件隔離區112的內面及底面與襯墊氧化膜104的側壁形成犧牲氧化膜(sacrificial oxide film)(未繪示)及氮化膜襯底(oxide film liner)(未繪示)。
現在參照圖3A及6，以絕緣膜充填元件隔離區112， 然後平面化其上表面以形成元件隔離膜120。從未摻雜的矽玻璃(undoped silicate glass,USG)薄膜、高密度電漿(HDP)氧化膜、使用電漿增強式化學氣相沈積(PECVD)的四乙氧基矽烷(tetra-ethyl-ortho-silicate,TEOS)薄膜、使用電漿增強式化學氣相沈積(PECVD)的氧化膜、以及這些薄膜的組合所組成的群組當中選出絕緣膜作為元件隔離膜120。在上述這些薄膜當中，高密度電漿(HDP)氧化膜最適合充填元件隔離區112。這是因為高密度電漿(HDP)氧化膜具有緻密的薄膜品質及優良的缺口充填特性。
第一主動區130a藉由元件隔離膜120形成於主動區130的中心部分的周圍。亦即，元件隔離膜120被第一主動區130a分隔。第一主動區130a的上表面與第二主動區130b的上表面同高，並且摻雜相同的雜質。如圖6所示，第一主動區130a及第二主動區130b藉由元件隔離膜120予以界定且向外曝光。
接著，在界定通道區132時形成具有與第一導電型相反的第二導電型(例如n型)的雜質的第二井114。在本發明的某些實施例中，使用大約1.0×1012 離子/公分2 (ions/cm2 )的劑量的磷(P)。第二井114部分延伸於元件隔離膜120的下方。
現在參照圖3A及7，依序形成延伸通道區132、第一主動區130a、以及元件隔離膜120的一部分的閘極絕緣膜140及閘極電極142。閘極絕緣膜140可能由氧化矽或包括氧化鈦、氧化鉭、氧化鋁、氧化鋯、以及氧化鉿的金屬 氧化物所構成。閘極電極142可能是由選自包含非結晶形的多晶矽(amorphous polysilicon)、摻雜的多晶矽(doped polysilicon)、以及多晶矽鍺(poly-SiGe)和導電金屬的群組的材料所構成的單層或複合層。可能從例如鎢及鉬的金屬或例如氮化鈦薄膜、氮化鉭薄膜、以及氮化鎢薄膜的導電金屬氮化物當中選出包含導電金屬的材料以形成至少一層。
與閘極電極142分隔預定距離的源極/汲極區116形成於第二主動區130b的第二井114內，並且矽化物層118可能形成於源極/汲極區116上。源極/汲極區116以高於第二井114的密度之高密度摻雜第二導電型的雜質。在本發明的某些實施例中，使用1.0×1015 離子/公分2 (ions/cm2 )的劑量的磷(P)。
現在參照圖8，將討論汲極電流Id 對閘極電壓Vg 的關係圖，以便比較根據本發明的某些實施例之電晶體與習知電晶體。所執行的測量為將反向偏壓Vb 由0伏特(V)變動至-3伏特(V)。細實線對應於根據本發明的某些實施例之電晶體，而粗實線則對應於習知電晶體。長方形d強調可能包含隆起的部分。在此例中，第二主動區的寬度w是1.0微米(μm)且其長度l 是1.5微米(μm)。
如圖所示，根據本發明的某些實施例之電晶體，具有大約1.06伏特(V)的臨界電壓Vth 及大約335微安/微米(μA/μm)的飽和汲極電流Id(sat) ，因而不含隆起。然而，習知電晶體的臨界電壓Vth 大約是1.08伏特(V)且其飽和汲極電流 Id(sat) 大約是344微安/微米(μA/μm)，因而發生隆起現象。亦即，本發明的某些實施例的電晶體在元件隔離膜周圍不含雜質的偏析。因此，可注意到並未形成因偏析而導致的寄生電晶體。
在根據本發明的某些實施例之高壓電晶體及其製造方法中，提供延伸主動區以抑制在元件隔離膜的底面下方及其邊緣形成寄生電晶體，藉以降低在電壓-電流曲線中發生隆起的可能性。
雖然已經揭露本發明的較佳實施例，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神的情況下，當可作些許之更動，因此本發明的權利保護範圍當視後附之申請專利範圍所界定者為準。
1B-1B’‧‧‧割面線
3B-3B’‧‧‧割面線
10‧‧‧半導體基片
12‧‧‧第一井
14‧‧‧第二井
16‧‧‧源極/汲極區
18‧‧‧矽化物層
20‧‧‧元件隔離膜
30‧‧‧主動區
40‧‧‧閘極絕緣膜
42‧‧‧閘極電極
100‧‧‧半導體基片
102‧‧‧第一井
104‧‧‧襯墊氧化膜
106‧‧‧氮化膜
108‧‧‧襯墊光罩
110‧‧‧光阻圖案
112‧‧‧元件隔離區
114‧‧‧第二井
116‧‧‧源極/汲極區
118‧‧‧矽化物層
120‧‧‧元件隔離膜
130‧‧‧主動區
130a‧‧‧第一主動區
130b‧‧‧第二主動區
132‧‧‧通道區
140‧‧‧閘極絕緣膜
142‧‧‧閘極電極
Id ‧‧‧汲極電流
Ioff ‧‧‧截止電流
l ‧‧‧第一主動區130a的預定長度
Vb ‧‧‧反向偏壓
Vg ‧‧‧閘極電壓
W‧‧‧第一主動區130a的預定寬度
圖1A是習知高壓電晶體的結構的平面圖。
圖1B是沿著圖1A的線1B-1B'截取的高壓電晶體的橫斷面圖。
圖2是為了檢查寄生電晶體對於習知高壓電晶體的影響所繪製之汲極電流Id 對閘極電壓Vg 的關係圖。
圖3A是根據本發明的某些實施例之高壓電晶體的結構的平面圖。
圖3B是根據本發明的某些實施例之高壓電晶體沿著圖3A的線3B-3B'截取的橫斷面圖。
圖4至圖7是根據本發明的某些實施例之製造高壓電晶體的處理步驟的橫斷面圖。
圖8是為了比較根據本發明的某些實施例之電晶體與習知電晶體所繪製之汲極電流Id 對閘極電壓Vg 的關係圖。
3B-3B’‧‧‧割面線
114‧‧‧第二井
118‧‧‧矽化物層
120‧‧‧元件隔離膜
130‧‧‧主動區
130a‧‧‧第一主動區
130b‧‧‧第二主動區
132‧‧‧通道區
142‧‧‧閘極電極
l ‧‧‧第一主動區130a的預定長度
W‧‧‧第一主動區130a的預定寬度

Claims (23)

  1. 一種高壓電晶體，包括：半導體基片；元件隔離膜，界定所述半導體基片中的主動區；閘極電極，在所述半導體基片上沿著所述主動區的中央部分延伸，同時維持預定寬度；以及第二井，形成於所述半導體基片中的所述閘極電極的兩邊，且部分延伸至所述元件隔離膜的底面，源極和汲極區，位於所述第二井內與所述閘極電極分開；其中所述半導體基片中的所述主動區包括：第一主動區，位於所述閘極電極下方且分隔所述元件隔離膜；以及第二主動區，藉由所述第一主動區及所述元件隔離膜予以界定，在所述第二主動區中，所述源極與所述閘極電極之間未形成所述元件隔離膜，在所述汲極區與所述閘極電極之間未形成所述元件隔離膜。
  2. 如申請專利範圍第1項所述之高壓電晶體，其中所述元件隔離膜的深度足以實行元件隔離。
  3. 如申請專利範圍第1項所述之高壓電晶體，其中所述元件隔離膜包括高密度電漿氧化膜。
  4. 如申請專利範圍第1項所述之高壓電晶體，其中所述閘極電極位於所述第一主動區的整個表面上。
  5. 如申請專利範圍第1項所述之高壓電晶體，其中所 述第二井部分延伸至所述閘極電極下方絕緣膜底部的兩個較低的部分。
  6. 如申請專利範圍第1項所述之高壓電晶體，其中所述第一主動區的寬度及長度是藉由所述電晶體的類型決定。
  7. 如申請專利範圍第1項所述之高壓電晶體，其中所述第一主動區的上表面與所述第二主動區的上表面同高。
  8. 如申請專利範圍第1項所述之高壓電晶體，其中所述第二井與所述源極和汲極區，摻雜具有相同導電型的雜質。
  9. 如申請專利範圍第8項所述之高壓電晶體，其中所述雜質包括週期表中的第5族元素。
  10. 如申請專利範圍第1項所述之高壓電晶體，更包括在所述半導體基片的上部分中的第一井，該第一井包含所述主動區及所述元件隔離膜。
  11. 如申請專利範圍第10項所述之高壓電晶體，其中摻入所述第一井的雜質，具有與所述第二井的導電型相反的導電型。
  12. 如申請專利範圍第11項所述之高壓電晶體，其中所述雜質包括週期表中的第3族元素。
  13. 如申請專利範圍第12項所述之高壓電晶體，其中所述雜質包括硼(B)。
  14. 如申請專利範圍第11項所述之高壓電晶體，其中所述第二井的摻雜密度大於所述第一井的摻雜密度。
  15. 一種高壓電晶體的製造方法，包括：形成界定半導體基片中的主動區的元件隔離膜；形成第二井，位於所述半導體基片中的所述主動區的兩邊，且部分延伸至所述元件隔離膜的底面；以及形成閘極電極，在所述半導體基片上沿著所述主動區的中央部分延伸，同時維持預定寬度的閘極電極，形成源極/汲極區，位在所述第二井內與所述閘極電極分開預定距離，其中所述主動區包括：第一主動區，位於所述閘極電極下方且分隔所述元件隔離膜；以及第二主動區，藉由所述第一主動區及所述元件隔離膜予以界定，在所述第二主動區中，所述源極與所述閘極電極之間未形成所述元件隔離膜，在所述汲極區與所述閘極電極之間未形成所述元件隔離膜。
  16. 如申請專利範圍第15項所述之高壓電晶體的製造方法，其中所述閘極電極覆蓋所述第一主動區。
  17. 如申請專利範圍第15項所述之高壓電晶體的製造方法，其中所述第二井部分延伸至所述元件隔離膜底部的兩個較低的部分。
  18. 如申請專利範圍第15項所述之高壓電晶體的製造方法，其中所述第一主動區的寬度及長度是藉由所述電晶體的類型決定。
  19. 如申請專利範圍第15項所述之高壓電晶體的製造 方法，其中所述第二井與所述源極/汲極區，摻雜具有相同導電型的雜質。
  20. 如申請專利範圍第15項所述之高壓電晶體的製造方法，更包括在所述半導體基片的上部分中的第一井，該第一井包含所述主動區及所述元件隔離膜。
  21. 如申請專利範圍第20項所述之高壓電晶體的製造方法，其中摻入所述第一井的雜質具有與所述第二井的導電型相反的導電型。
  22. 如申請專利範圍第21項所述之高壓電晶體的製造方法，其中所述雜質是硼(B)。
  23. 如申請專利範圍第22項所述之高壓電晶體的製造方法，其中所述第二井的摻雜密度大於所述第一井的摻雜密度。
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