JP2003060197A - 半導体装置 - Google Patents

半導体装置

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栄次 西部
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修一 菊地
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Abstract

(57)【要約】 【課題】 チップサイズを縮小する。 【解決手段】 本発明の半導体装置は、Ｐ型の半導体基
板１上に第１のゲート絶縁膜３と第２のゲート絶縁膜４
を介して形成されたゲート電極５と、当該ゲート電極５
に隣接するように形成されたＮ型のソース・ドレイン領
域（Ｎ−層６，７及びＮ＋層８，９）と、当該ソース・
ドレイン領域間に形成されたチャネル領域１０とを有
し、少なくとも前記ゲート電極５、チャネル領域１０及
びソース・ドレイン領域６，７の各形状がそれぞれ多角
形を成していることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば、トランジスタ構造の多角形化により弱
反転リークを防止すると共に微細化を可能にする技術に
関する。
【０００２】
【従来の技術】図３及び図４は従来の半導体装置を説明
するための断面図及び平面図である。
【０００３】図において、５１は一導電型、例えばＰ型
の半導体基板で、当該基板５１上の素子分離膜５２以外
の領域に形成された第１のゲート絶縁膜５３及び当該第
１のゲート絶縁膜５３よりも厚い第２のゲート絶縁膜５
４を介してゲート電極５５が形成されている。
【０００４】また、前記ゲート電極５５に前記第２のゲ
ート絶縁膜５４を介して隣接するように低濃度のＮ型の
ソース・ドレイン領域（Ｎ−層、ドリフト領域）５６，
５７が形成されている。
【０００５】更に、前記第２のゲート絶縁膜５４から前
記素子分離膜５２にかけて高濃度のＮ型のソース・ドレ
イン領域（Ｎ＋層）５８，５９が形成されている。
【０００６】そして、６０がチャネル領域である。尚、
上記構造の半導体装置は、いわゆるＬＯＣＯＳオフセッ
ト型の半導体装置である。
【０００７】このように従来のトランジスタ形状は、長
方形が基本であった。そして、弱反転リークの発生を抑
止するために、図４に示すようにＮ−層５６，５７から
凸状に突出する凸部分（図４に示すハッチング領域参
照）が必要であった。
【０００８】
【発明が解決しようとする課題】上述したように従来の
半導体装置では、弱反転リークの発生を抑止するため
に、図４に示す凸部分が必要であり、実現可能な最小ト
ランジスタサイズＳ２がその分だけ大きくなってしまう
という問題があった。
【０００９】そのため、高耐圧ロジック部分において、
駆動能力的に必要以上なトランジスタサイズとなってし
まい、チップサイズが大きくなるといった弊害があっ
た。
【００１０】
【課題を解決するための手段】そこで、上記課題に鑑み
て本発明の半導体装置は、一導電型の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極と、当該ゲー
ト電極に隣接するように形成された逆導電型のソース・
ドレイン領域とを有するものにおいて、前記ゲート電極
並びにソース・ドレイン領域が多角形形状を成している
ことを特徴とする。
【００１１】また、前記ゲート電極並びにソース・ドレ
イン領域が８角形形状を成していることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
【００１３】図１及び図２は本発明の半導体装置を説明
する断面図及び平面図である。
【００１４】図において、１は一導電型、例えばＰ型の
半導体基板で、当該基板１上の素子分離膜２以外の領域
に形成された第１のゲート絶縁膜３及び当該第１のゲー
ト絶縁膜３よりも厚い第２のゲート絶縁膜４を介してゲ
ート電極５が形成されている。
【００１５】また、前記ゲート電極５に前記第２のゲー
ト絶縁膜４を介して隣接するように低濃度のＮ型のソー
ス・ドレイン領域（Ｎ−層、ドリフト領域）６，７が形
成されている。
【００１６】更に、前記第２のゲート絶縁膜４から前記
素子分離膜２にかけて高濃度のＮ型のソース・ドレイン
領域（Ｎ＋層）８，９が形成されている。
【００１７】そして、１０がチャネル領域である。尚、
上記構造の半導体装置は、いわゆるＬＯＣＯＳオフセッ
ト型の半導体装置である。
【００１８】ここで、本発明の特徴は、図２に示すよう
にトランジスタ形状が多角形（本実施形態では、８角
形）形状となるように構成していることである。
【００１９】このように本発明では、トランジスタを構
成するゲート電極５、チャネル領域１０、ソース・ドレ
イン領域（Ｎ−層）６，７の各構成要素の形状を多角形
（８角形）で形成することで、従来のようなトランジス
タサイズを増大させることなしに、従来構造の凸部分に
相当する弱反転リーク防止領域（図２に示すハッチング
領域）を設けることができる。尚、前記ソース・ドレイ
ン領域（Ｎ＋層）８，９の形状も多角形（８角形）形状
となるように構成しても良い。
【００２０】これによって、トランジスタ単体における
最小トランジスタサイズＳ１が、従来構造の最小トラン
ジスタサイズＳ２に比して小さくなり、高耐圧ロジック
部分を必要駆動能力に合わせた最小サイズで設計するこ
とができる。
【００２１】また、各トランジスタ間の密集度について
も増大させることができ、チップ全体の面積を小さくす
ることができる。
【００２２】更に、トランジスタの各辺の端部が、従来
の９０度からそれ以上（例えば、１３５度）に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
【００２３】尚、本実施形態では、ＬＯＣＯＳオフセッ
ト型の半導体装置について説明したが、本発明はこれに
限定されるものではなく、各種の構造を有する半導体装
置に適用可能なものである。
【００２４】
【発明の効果】本発明によれば、トランジスタ単体にお
ける最小トランジスタサイズを小さくすることができ、
高耐圧ロジック部分を必要駆動能力に合わせた最小サイ
ズで設計することができる。
【００２５】また、各トランジスタ間の密集度について
も増大させることができ、チップ全体の面積を小さくす
ることができる。
【００２６】更に、トランジスタの各辺の端部が、従来
の９０度からそれ以上（例えば、１３５度）に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す断面図
である。
【図２】本発明の一実施形態の半導体装置を示す平面図
である。
【図３】従来の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す平面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木綿 正明 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F140 AA24 AA25 AA39 BD19 BF51 BH02 BH17

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
    を介して形成されたゲート電極と、当該ゲート電極に隣
    接するように形成された逆導電型のソース・ドレイン領
    域とを有する半導体装置において、 前記ゲート電極並びにソース・ドレイン領域が多角形形
    状を成していることを特徴とする半導体装置。
  2. 【請求項２】 前記ゲート電極並びにソース・ドレイン
    領域が８角形形状を成していることを特徴とする請求項
    １に記載の半導体装置。
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