JP2006210865A - 半導体装置 - Google Patents

Abstract

【課題】 電流駆動能力を低下させることなくオン耐圧を改善可能な横形半導体装置を提供する。
【解決手段】 半導体素子形成領域１２０内に形成される横形半導体素子のドレイン領域１２１及びソース領域１２２、１２３が、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成し、その周囲にドリフト領域１２４を形成している。これにより、ドレイン領域１２４の一部に電流が集中してオン耐圧が悪化されることを防止する。また、半導体素子形成領域１２０と、誘電体分離領域１１４を介して隣接する隣接領域に電位が固定される電位固定領域１３０を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することが防止される。
【選択図】 図１

Description

本発明は半導体装置に関し、特に誘電体分離基板上に形成された半導体装置に関する。

近年の誘電体分離技術の進歩に伴って、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）による制御回路、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパターン素子の１チップ化が実現している。特に、ＳＯＩ（Silicon On Insulator）基板上にトレンチを形成して半導体素子形成領域を絶縁分離する素子分離構造の登場によって、高耐圧パワーＩＣ（Integrated Circuit）分野の開発が大きく拡大してきている。
図８は、従来のｎチャネル形の高耐圧横形ＭＯＳＦＥＴをＳＯＩ基板上に形成した場合の半導体装置の要部断面図である。
従来の半導体装置３００は、ＳＯＩ基板３１０に、ｎ形の高耐圧横形ＭＯＳＦＥＴを形成した構成となっている。ＳＯＩ基板３１０は、ｎ形の支持基板３１１上にシリコン酸化膜３１２を張り合わせ、その上にさらにｎ形の半導体基板３１３を張り合わせ研磨することによって形成されている。ｎ形の高耐圧横形ＭＯＳＦＥＴのソース・ゲート領域３１４を形成するために、ｎ形の半導体基板３１３の表面層にｐ形のベース領域３１５が形成され、そのベース領域３１５の表面層にｐ⁺形のベースコンタクト領域３１６とｎ⁺形のソース領域３１７が形成されている。また、ｎ⁺形のドレイン領域３１８は、ベース領域３１５から一定距離、離して形成されたｎ^-形のバッファ領域３１９の表面層に形成されている。ベース領域３１５とバッファ領域３１９に挟まれた半導体基板３１３は、ｎ^-形のドリフト領域３２０となる。また、ベース領域３１５上にゲート酸化膜３２１を介してゲート電極３２２を形成する。さらに、ソース領域３１７とベースコンタクト領域３１６上にソース電極３２３を形成し、ドレイン領域３１８上にドレイン電極３２４を形成する。ゲート電極３２２、ソース電極３２３、ドレイン電極３２４は、それぞれゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと接続している。

図９は、従来の高耐圧横形ＭＯＳＦＥＴの平面図である。
図８で示した断面構造を持った高耐圧横形ＭＯＳＦＥＴの表面パターンを示している。
高集積化及び低オン抵抗化を図るための構造として、一般的に、図９のようにドレイン領域３１８が、ドリフト領域３２０を介してソース・ゲート領域３１４に完全に囲まれた表面パターンとなっている。また、デバイスの周辺部は表面に形成されたトレンチによる誘電体分離部３２５によって外部と分離されている。なお、この図では表面電極のパターン及びゲート酸化膜３２１の図示を省略している。
このような高耐圧横形ＭＯＳＦＥＴには、従来から以下のような問題があることが知られている。
図９の表面パターンにおいてドレインコーナ３２６では、ドレイン領域３１８が凸状態となっているために電界が高くなり、図８で示したソース領域３１７から注入される多数キャリアである電子流が集中する。そのため、このドレインコーナ３２６は、オン耐圧に対して最も弱い領域となる問題があった。

なお、ここで述べるオン耐圧とは、所定のゲート電圧を印加し、高耐圧横形ＭＯＳＦＥＴに、そのゲート電圧によって決定されるオン電流を流し、このオン電流を流したまま電圧を上昇していき、高耐圧横形ＭＯＳＦＥＴがアバランシェ増倍で破壊を起こす寸前の電圧と定義づけることとする。また、オフ耐圧はゲート電圧を印加せず、漏れ電流が流れている状態で、アバランシェ増倍を引き起こすアバランシェ電圧のことである。
従来から、このドレインコーナ３２６でのオン耐圧向上を図るために、ドレインコーナの構造の改良が、各種なされている。
例えば、特許文献１には、ドレインコーナでの電界緩和を目的としたオフセット領域を導入することが開示されている。
また、特許文献２には、電子電流の流入阻止を目的として、ｎ⁺ソース遮断領域を、ドレインコーナの円弧部周辺に設けて、ドレインコーナでの局所的な電子電流の集中を抑制するような構造を実現している。そのために、このｎ⁺ソース遮断領域には、図８で示す断面図のソース領域３１７は形成されず、ＭＯＳＦＥＴ構造にはならない。

また、特許文献３には、ＳＯＩ基板上において拡散工程後の拡散領域にトレンチ分離し、その中に、半導体素子を形成することで、各半導体素子間の相互干渉を防止し、また半導体素子の大きさの確定が容易なため試作期間を短縮できることが開示されている。
特開平６−２４４４１２号公報 特開２０００−１５６４９５号公報 特開２００４−１０３７９３号公報

しかし、従来の技術には以下のような問題があった。
例えば、特許文献１では、オフセット領域の導入によるデバイス面積が増加する問題があった。また、特許文献２では、駆動電流が低下してしまう問題があった。
また特許文献３で開示されているもののように、オフ時にＳＯＩ基板のドリフト領域に空乏層が広がる素子では、ストライプ状のパターンを有する拡散領域の端部でデバイスの耐圧維持領域がオープンになるため、絶縁分離領域を介して隣接する領域の電位変動がデバイス内部の電位分布に影響を与え、デバイスの耐圧特性が不安定となる問題がある。
さらに、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離基板上のデバイスは、プロセス中、特に、トレンチエッチング工程で発生するＦｅ、Ｃｕなどの汚染に対して特性が敏感となり、量産時の良品率に影響を与えるという問題がある。

本発明はこのような点に鑑みてなされたものであり、電流駆動能力を低下させることなくオン耐圧を改善可能な横形半導体装置を提供することを目的とする。

本発明では上記問題を解決するために、誘電体分離基板上に形成された半導体装置において、ドレイン領域及びソース領域が前記誘電体分離基板表面の同一方向にストライプ状に伸びるように形成され、前記ドレイン領域の周囲にドリフト領域が形成された横形半導体素子を有した半導体素子形成領域を具備し、前記ストライプ状に形成された前記ドレイン領域の端方向に誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設けたことを特徴とする半導体装置が提供される。
上記の構成によれば、半導体素子形成領域内に形成される横形半導体素子のドレイン領域及びソース領域が、誘電体分離基板表面の同一方向にストライプ状に伸びるように形成されているので、ドレイン領域の一部に電流が集中してオン耐圧が悪化されることを防止する。また、半導体素子形成領域と、誘電体分離領域を介してストライプ状に形成されたドレイン領域の端方向に隣接する隣接領域に電位が固定される電位固定領域を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することが防止される。

また、誘電体分離領域に囲まれた第１導電形素子形成領域と、前記ドリフト領域の表面層にストライプ状に互いに平行に離れて形成された、第１導電形のドレイン領域および第２導電形ベース領域と、前記ベース領域の表面層にストライプ状に形成された第１導電形ソース領域と、前記素子形成領域と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置において、
前記ベース領域の端方向で、前記ベース領域と前記誘電体分離領域との間に、前記ベース領域と同一導電形で、前記ベース領域よりも不純物総量が多いゲッタリング領域を備えた構成とする。
このような構成によれば、プロセス中に発生する汚染をこのゲッタリング領域で吸収することができる。その結果、汚染による素子特性への影響を抑えることが可能となり、安定した素子特性を得られることができる。

そして、前記ベース領域の端方向において、前記ゲッタリング領域と前記誘電体分離領域との距離が、前記ベース領域と前記誘電体分離領域との距離より長くする。
このような構成によれば、ゲッタリング領域の端部において吸収された汚染物質が素子特性に影響を及ぼすことを防止することができる。

本発明は、誘電体分離基板上に形成された半導体装置において、半導体素子形成領域内に形成される横形半導体素子のドレイン領域及びソース領域が、誘電体分離基板表面の同一方向にストライプ状に伸びるように形成されているので、ドレイン領域の一部に電流が集中してオン耐圧が悪化することを防止することができる。また、半導体素子形成領域と、誘電体分離領域を介してストライプ状に形成されたドレイン領域の端方向に隣接する隣接領域に電位が固定される電位固定領域を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することを防止することができる。
さらには、従来のようなドレインコーナ部を設けず、ドレイン領域及びソース領域をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減できる。
また、ゲッタリング領域を設けることによりプロセス中に発生する汚染を吸収することができ、信頼性の高い半導体装置を提供することができる。さらに、前記ベース領域の端方向において、前記ゲッタリング領域と前記誘電体分離領域との距離が、前記ベース領域と前記誘電体分離領域との距離より長くすることによりさらに信頼性の高い半導体装置を提供することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。実施の形態１
図１は、本発明の実施の形態１の半導体装置の要部平面図である。
また、図２は、図１の半導体装置のＡ−Ａ線での要部断面図である。
また、図３は、図１の半導体装置のＢ−Ｂ線での要部断面図である。
半導体装置１００は、誘電体分離基板上にｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した構成となっている。以下では、ＳＯＩ基板１１０を用いるものとして説明する。ＳＯＩ基板１１０は、図２、図３のように、支持基板１１１上にシリコン酸化膜１１２を張り合わせ、その上にさらに半導体基板１１３を張り合わせ、研磨することによって形成される。支持基板１１１の導電形はｎ形あるいはｐ形のどちらでも良い。半導体基板１１３にはｎ形層が形成される。さらに、ＳＯＩ基板１１０には、図２、図３に示すようにシリコン酸化膜１１２に達するようなトレンチにより誘電体分離領域１１４が形成されている。トレンチ内部には例えば、シリコン酸化膜などの絶縁膜が埋め込まれている。そしてこの誘電体分離領域１１４に囲まれた領域が半導体素子形成領域１２０となる。なお、ＳＯＩ基板１１０の形成方法はこれに限定されるものではない。

半導体素子形成領域１２０には、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴが形成される。本実施の形態では、図１に示すように、ドレイン領域１２１、ソース領域１２２、１２３が、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成されている。なお、図１では、２つのソース領域１２２、１２３の間にドレイン領域１２１が配置され、２つのソース領域１２２、１２３で１つのドレイン領域１２１を共有している構成となっている。
ｎ⁺形のドレイン領域１２１は、図２、図３に示すように、半導体基板１１３の表面側に形成されたｎ^-形のバッファ領域１２１ａ内に形成されている。
ｎ⁺形のソース領域１２２、１２３は、図３に示すように、ｐ形のベース領域１２２ａ、１２３ａ内に形成されている。また、ベース領域１２２ａ、１２３ａ内には、図示しないソース電極とのコンタクトのためのｐ⁺形のベースコンタクト領域１２２ｂ、１２３ｂが形成されている。

さらに、ドレイン領域１２１及びソース領域１２２、１２３の周囲には、誘電体分離領域１１４に接するようにｎ^-形のドリフト領域１２４が広がって形成されている。
なお、ｐ形のベース領域１２２ａ、１２３ａは、ゲート酸化膜１２５を介してゲート電極１２６より所定の電圧が印加されると、表面にチャネルが形成されるチャネル形成領域である。
以下、半導体素子形成領域１２０内に形成された高耐圧横形ＭＯＳＦＥＴの動作を説明する。
ゲート電極１２６に一定の正の電圧を印加すると、高耐圧横形ＭＯＳＦＥＴがオンし、ゲート電極１２６直下のｐ形のベース領域１２２ａ、１２３ａの表面がｎ形に反転しチャネル領域が形成される。このとき電子がソース領域１２２、１２３からチャネルを介してドリフト領域１２４に流れ出しドリフトされ、バッファ領域１２１ａを介してドレイン領域１２１に達し吸収される。

このとき、ドレイン領域１２１及びソース領域１２２、１２３は、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成され、その周囲にドリフト領域１２４を形成したので、ドレイン領域１２１の一部に電流が集中してオン耐圧が悪化することを防止することができる。
ところで、上記のようにドレイン領域１２１及びソース領域１２２、１２３をストライプ状に形成したときに、そのストライプの端方向に、誘電体分離領域１１４を介して隣接する隣接領域に電位変動があると、半導体素子形成領域１２０内に形成した高耐圧横形ＭＯＳＦＥＴの電位分布に影響を与え、耐圧特性が不安定となる問題がある。
そこで、半導体装置１００には、半導体素子形成領域１２０の隣接領域に電位が固定される領域を設けている。例えば、図１で示しているように、ストライプの端方向に隣接する隣接領域のドリフト領域１２４の表面に、例えばｎ⁺形の電位固定領域１３０を設ける。この電位固定領域１３０を例えば、−５Ｖ、０Ｖ、５Ｖのように、ある電位に固定する。これにより、半導体素子形成領域１２０内に形成した高耐圧横形ＭＯＳＦＥＴの耐圧特性が、周辺素子の電位変動によって変動することを防止することができる。

なお、ソース領域１２２、１２３は、通常、電源やグランドなど固定された電位に接続されるため、ドレイン領域１２１、ソース領域１２２、１２３の配列方向に隣接する領域からの電位変動の影響は受けにくいので、図１のように、半導体素子形成領域１２０を１個から複数個設けることが可能で、電位が固定される領域を設けなくともよい。
次に、図１、図２、図３に示したストライプ状に形成したドレイン領域１２１及びソース領域１２２、１２３を用いた高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示す。
図４は、半導体素子形成領域に形成した高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示すグラフである。
ここでは、ゲート電圧Ｖｇ＝５Ｖのときの単位素子面積あたりのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示している。なお、比較のために、特許文献２にあるような、電子電流の流入阻止を目的として、ｎ⁺ソース遮断領域をドレインコーナの円弧部周辺に設けて、ドレインコーナでの局所的な電子電流の集中を抑制する従来構造の特性についても同じグラフ上に示している。このグラフのように、図１に示したストライプ状に形成したドレイン領域１２１及びソース領域１２２、１２３を用いた高耐圧横形ＭＯＳＦＥＴでは、従来のようなＭＯＳＦＥＴ構造とならない無駄なドレインコーナ部を省いて、ドレイン領域１２１及びソース領域１２２、１２３をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減でき、従来に比べて飛躍的に電流駆動能力を増大できることがわかった。また、これによりデバイスの省スペース化も期待できる。

なお、上記では、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合について説明したが、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合にも同様の効果が得られる。
図５は、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを半導体素子形成領域内に形成した場合の半導体装置の要部断面図である。
半導体装置２００は、支持基板２１１上にシリコン酸化膜２１２を張り合わせ、その上にさらに半導体基板２１３を張り合わせ、研磨することによって形成されたＳＯＩ基板２１０を用いている。支持基板２１１の導電形は、ｎ形あるいはｐ形のどちらでも良い。また半導体基板１１３にはｎ形層が形成される。ＳＯＩ基板２１０には、シリコン酸化膜２１２に達するようなトレンチにより誘電体分離領域２１４が形成されている。トレンチには例えば、シリコン酸化膜などの絶縁膜が埋め込まれている。そしてこの誘電体分離領域２１４に囲まれた領域が半導体素子形成領域２２０となっている。

半導体素子形成領域２２０には、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴが形成される。半導体装置２００の平面図は図１と同様であるので図示を省略するが、ドレイン領域２２１、ソース領域２２２、２２３が、ＳＯＩ基板２１０表面の同一方向にストライプ状に伸びるように形成されている。
ｐ⁺形のドレイン領域２２１は、半導体基板２１３の表面側に形成されたｐ形のオフセット領域２２１ａ内に形成されている。
ｐ⁺形のソース領域２２２、２２３は、図５に示すように、ｎ形のウェル領域２２２ａ、２２３ａ内に形成されている。また、ウェル領域２２２ａ、２２３ａ内には、図示しないソース電極とのコンタクトのためのｎ⁺形のウェルコンタクト領域２２２ｂ、２２３ｂが形成されている。

さらに、ドレイン領域２２１及びソース領域２２２、２２３の周囲には、ｐ^-形のドリフト領域２２４が形成されている。
なお、ｎ形のウェル領域２２２ａ、２２３ａは、ゲート酸化膜２２５を介してゲート電極２２６より所定の電圧が印加されると、表面にチャネルが形成されるチャネル形成領域である。
以下、半導体素子形成領域２２０内に形成された高耐圧横形ＭＯＳＦＥＴの動作を説明する。
ゲート電極２２６に一定の負の電圧を印加すると、高耐圧横形ＭＯＳＦＥＴがオンし、ゲート電極２２６直下のｎ形のウェル領域２２２ａ、２２３ａの表面がｐ形に反転しチャネル領域が形成される。このとき正孔がソース領域２２２、２２３からチャネルを介してドリフト領域２２４に流れ出しドリフトされ、オフセット領域２２１ａを介してドレイン領域２２１に達し吸収される。

以上のようなｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合においても、ドレイン領域２２１及びソース領域２２２、２２３を、ＳＯＩ基板２１０表面の同一方向にストライプ状に伸びるように形成したので、ドレイン領域２２１の一部に電流が集中してオン耐圧が悪化することを防止することができる。また、半導体素子形成領域２２０と、誘電体分離領域を介して隣接する隣接領域に電位が固定される領域を設けることにより、高耐圧横形ＭＯＳＦＥＴの耐圧特性が周辺素子の電位変動によって変動することを防止することができる。さらには、従来のようなドレインコーナ部を設けず、ドレイン領域２２１及びソース領域２２２、２２３をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減できる。実施の形態２
図６は、本発明の実施の形態２の半導体装置の要部平面図である。また、図７は、図６の半導体装置のＣ−Ｃ線での要部断面図である。

本実施の形態は、ゲッタリング領域１２７、１２８が形成されている点で実施の形態１と異なり、他の構成は、実施の形態１と同様である。ゲッタリング領域１２７，１２８は、プロセス中で発生するＦｅ、Ｃｕなどの汚染を吸収し、素子特性に汚染の影響が現れないようにするものである。ベース領域１２２ａ、１２３ａよりも不純物総量を多く形成することにより汚染物質がベース領域１２２ａ、１２３ａに吸収されることを抑制でき、積極的にゲッタリングすることができる。また、ベース領域１２２ａ、１２３ａより深く形成し、ドリフト領域との接合面積を増加させることによりゲッタリング効果を高めることができる。また、ゲッタリング領域１２７、１２８は、ベース領域１２２ａと誘電体分離領域１１４ｂとの間に形成することにより素子特性にゲッタリング領域１２７の影響を及ぼすことを回避することができる。また、ベース領域１２２ａ、１２３ａと接することにより二次降伏の発生を抑え、オン耐圧をより向上させることができる。

また、図７に示すように、ゲッタリング領域１２７，１２８の端部と誘電体分離領域１１４ａとの距離が、ベース領域１２２ａと誘電体分離領域１１４ａとの距離より長く形成することにより、素子特性へのゲッタリング領域１２７，１２８の影響を取り除くことができる。ここで、ゲッタリング領域１２７，１２８の端部と誘電体分離領域１１４ａとの距離と、ベース領域１２２ａと誘電体分離領域１１４ａとの距離との差は、ベース領域１２２ａの横方向拡散距離以上であれば良い。
なお、上記では、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴとｐチャネル形の高耐圧横形ＭＯＳＦＥＴとについてそれぞれ説明したが、両者が同一のＳＯＩ基板上に形成される場合においても、もちろん同様に適用が可能である。この場合、ｐ形またはｎ形の支持基板上にシリコン酸化膜を介してｐ形またはｎ形の半導体基板を形成したＳＯＩ基板を用いる。半導体基板がｎ形の場合には、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する領域にｐ形不純物を拡散し、ｐ形の半導体素子形成領域を形成した上でｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する。半導体基板がｐ形の場合は、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する領域にｎ形の不純物を拡散し、ｎ形の半導体素子形成領域を形成した上でｎ形の高耐圧横形ＭＯＳＦＥＴを形成する。

本発明の実施の形態１の半導体装置の要部平面図である。 図１の半導体装置のＡ−Ａ線での要部断面図である。 図１の半導体装置のＢ−Ｂ線での要部断面図である。 半導体素子形成領域に形成した高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示すグラフである。 ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを半導体素子形成領域内に形成した場合の半導体装置の要部断面図である。 本発明の実施の形態２の半導体装置の要部平面図である。 図６の半導体装置のＣ−Ｃ線での要部断面図である。 従来のｎチャネル形の高耐圧横形ＭＯＳＦＥＴをＳＯＩ基板上に形成した場合の半導体装置の要部断面図である。 従来の高耐圧横形ＭＯＳＦＥＴの平面図である。

符号の説明

１００ 半導体装置
１１０ ＳＯＩ基板
１１１ 支持基板
１１２ シリコン酸化膜
１１３ 半導体基板
１１４、１１４ａ、１１４ｂ 誘電体分離領域
１２０ 半導体素子形成領域
１２１ ドレイン領域
１２１ａ バッファ領域
１２２、１２３ ソース領域
１２２ａ、１２３ａ ベース領域
１２２ｂ、１２３ｂ ベースコンタクト領域
１２４ ドリフト領域
１２５ ゲート酸化膜
１２６ ゲート電極
１２７、１２８ ゲッタリング領域
１３０ 電位固定領域

Claims (10)

1. 誘電体分離基板上に形成された半導体装置において、
   ドレイン領域及びソース領域が前記誘電体分離基板表面の同一方向にストライプ状に伸びるように形成され、前記ドレイン領域の周囲にドリフト領域が形成された横形半導体素子を有した半導体素子形成領域を具備し、
   前記ストライプ状に形成された前記ドレイン領域の端方向に誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設けたことを特徴とする半導体装置。
2. 前記誘電体分離基板は、トレンチによって前記半導体素子形成領域を分離したＳＯＩ基板であることを特徴とする請求項１記載の半導体装置。
3. ２つの前記ソース領域によって前記ドレイン領域が共有されるように、前記ソース領域及び前記ドレイン領域が並設されていることを特徴とする請求項１記載の半導体装置。
4. 前記半導体素子形成領域は、前記ドレイン領域及び前記ソース領域の配列方向に、前記誘電体分離領域を介して複数隣接して配置され、前記電位固定領域が複数の前記半導体素子形成領域に共通に設けられていることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
5. 誘電体分離領域に囲まれた第１導電形素子形成領域と、前記素子形成領域の表面層にストライプ状に互いに離れて形成された、第１導電形のドレイン領域および第２導電形ベース領域と、前記ベース領域の表面層にストライプ状に形成された第１導電形ソース領域と、前記素子形成領域と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置において、
   前記ベース領域の端方向で、前記ベース領域と前記誘電体分離領域との間に、前記ベース領域と同一導電形で、前記ベース領域よりも不純物総量が多いゲッタリング領域を備えたことを特徴とする半導体装置。
6. 前記ベース領域の端方向において、前記ゲッタリング領域と前記誘電体分離領域との距離が、前記ベース領域と前記誘電体分離領域との距離より長いことを特徴とする請求項５に記載の半導体装置。
7. 前記ゲッタリング領域が前記ベース領域に接していることを特徴とする請求項６に記載の半導体装置。
8. 前記素子形成領域は、支持基板上に酸化膜を介して形成された半導体層をトレンチによって分離した領域からなることを特徴とする請求項５ないし７のいずれか一項に記載の半導体装置。
9. 前記ストライプ状に形成された前記ドレイン領域の端方向に前記誘電体分離領域を介して隣接する電位固定領域を備えたことを特徴とする請求項５ないし８のいずれか一項に記載の半導体装置。
10. 前記半導体素子形成領域は、前記ドレイン領域及び前記ソース領域の配列方向に、前記誘電体分離領域を介して複数隣接して配置され、前記電位固定領域が複数の前記半導体素子形成領域に共通に設けられていることを特徴とする請求項９に記載の半導体装置。
    

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