JP2006165357A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 トレンチ絶縁分離部の耐圧スクリーニング試験において、高電圧を印加する。
【解決手段】 基板２と、基板２上の絶縁層３と、絶縁層３上の半導体層４からなるＳＯＩ（Silicon On Insulator）基板には、半導体層４の表面から絶縁層３にかかるトレンチ絶縁分離部５Ｕに側方から囲まれ絶縁分離された素子形成領域６ａ、６ｂと素子形成領域６ａ、６ｂ外の素子形成外領域７とが形成されている。素子形成領域６ａ、６ｂ内の固定電位と、素子形成外領域７の固定電位とは異なり、素子形成領域６ａ、６ｂ、および素子形成外領域７のそれぞれに所定の電圧を一定時間印加して、トレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行う。
【選択図】 図３

Description

本発明は、半導体装置およびその製造技術に関し、特にＳＯＩ（Silicon On Insulator）基板上に形成したトレンチ絶縁分離部に適用して有効な技術に関するものである。

ＳＯＩ基板の半導体層に例えば反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）にて絶縁層まで到達する溝を形成し、その溝に絶縁物を埋め込むことにより、素子形成領域（受動素子または能動素子が形成される領域）を分離する手法が、例えば集積回路などを有する半導体装置に多く適用されている。なお、絶縁物が埋め込まれた溝を以下、トレンチ絶縁分離部と称する。

このような半導体装置を含め、通常の半導体装置は高い信頼性レベルが要求されるため、その開発、設計および製造において半導体装置の信頼性が十分検討される。

特開２０００−３０７０６６号公報（特許文献１）および特開２００４−６８６８号公報（特許文献２）には、集積回路を有する半導体装置に対し、その初期不良などのスクリーニング試験に関する記述がある。

また、特開２００４−３９９１８号公報（特許文献３）には、素子形成領域を絶縁分離するためのトレンチ絶縁分離部の評価に対し、そのトレンチ絶縁分離部を備えた半導体装置の評価用半導体基板、およびトレンチ絶縁分離部のリーク不良評価方法に関する記述がある。
特開２０００−３０７０６６号公報 特開２００４−６８６８号公報 特開２００４−３９９１８号公報

半導体装置の開発段階においては、種々の設計条件で製造した試作の評価を行い、その評価内容を量産用の製造工程に反映している。例えばトレンチ絶縁分離部が形成されたＳＯＩ基板を有する半導体装置においては、その設計および製造工程の評価の１つとしてトレンチ絶縁分離部のリーク不良を検査するための耐圧試験が行われている。トレンチ絶縁分離部の耐圧試験に関して、特開２００４−３９９１８号公報（特許文献３）では、開発時におけるトレンチ絶縁分離部のリーク不良試験によるリーク不良箇所の特定を行う技術が開示されている。

このようなトレンチ絶縁分離部の評価は、開発段階においてのみ行われていると思われる。すなわち、素子形成領域に素子が形成された半導体装置の量産時における製造工程中では、トレンチ絶縁分離部の評価、特にトレンチ絶縁分離部に所定の電圧を一定時間印加して初期不良のあるトレンチ絶縁分離部をスクリーニングする試験（以下、耐圧スクリーニング試験と称する）は行われていないものと思われる。なぜなら、半導体装置の開発段階でのトレンチ絶縁分離部のみの評価から、トレンチ絶縁分離部の設計条件（トレンチ絶縁分離部に埋め込まれる絶縁材料、トレンチ絶縁分離部の幅、深さなど）が確立され、量産時には、ばらつきを含めてトレンチ絶縁分離部が形成されるからと考えることができるからである。

しかし、このようにトレンチ絶縁分離部が形成されたＳＯＩ基板を有する半導体装置においても通常動作試験のプローブ検査だけでは、異物などによるトレンチ絶縁分離部の欠陥をすべて取り除くことができない。検査ですり抜けたトレンチ絶縁分離部の欠陥は、駆動時間の経過とともに経時変化が起こり、トレンチ絶縁分離部のリーク不良が発生する。特に高耐圧デバイスになるほど経時変化の加速が大きくリーク不良が発生する確率が高いと考えられる。

したがって、素子形成領域に素子が形成された半導体装置の量産時における製造工程中においてもトレンチ絶縁分離部の耐圧スクリーニング試験、特に素子耐圧以上の高電圧を一定時間印加して行う耐圧スクリーニング試験を行う必要があるものと解される。また、素子形成領域に高耐圧半導体素子が形成される場合に限らず、素子形成後のトレンチ絶縁分離部の耐圧スクリーニング試験は、より高い半導体装置の信頼性を維持する上で必要であると考えられる。

ここで、このトレンチ絶縁分離部の耐圧スクリーニング試験を行うにあたって、本発明者が検討した内容について説明する。図２１および図２２に本発明者が検討した半導体装置３０１を示す。この半導体装置３０１には、例えばチャネル型のＭＩＳＦＥＴ３０８Ｑｎ、ｐチャネル型のＭＩＳＦＥＴ３０８Ｑｐの素子（高耐圧半導体素子）が形成されており、図２１は半導体装置３０１の要部の概略平面図であり、図２２は図２１のＸ−Ｘ’線の概略断面図である。なお、図２１には、図２２に示すゲート電極３１４を省略して示している。

半導体装置３０１は、例えばシリコン（Ｓｉ）からなる基板３０２と、基板３０２上の絶縁層３０３と、絶縁層３０３上の半導体層３０４からなるＳＯＩ（Silicon On Insulator）基板を有する。この半導体層３０４の表面から絶縁層３０３に達するトレンチ絶縁分離部３０５Ｕによって、素子形成領域３０６と素子形成外領域３０７とが電気的に分離されている。なお、この素子形成領域３０６は、例えばｎチャネル型のＭＩＳＦＥＴ３０８Ｑｎ、ｐチャネル型のＭＩＳＦＥＴ３０８Ｑｐなどの素子が形成されているので、素子形成領域３０６と称し、素子形成外領域３０７は、素子が形成されていない領域であるので素子形成外領域３０７としている。

この素子形成領域３０６の半導体層３０４内には、ｎチャネル型のＭＩＳＦＥＴ３０８Ｑｎまたはｐチャネル型のＭＩＳＦＥＴ３０８Ｑｐのソース（Ｓ）およびドレイン（Ｄ）の拡散領域およびバックゲート（ＢＧ）の拡散領域である拡散層３１２ｎ、拡散層３１２ｐが形成されている。一方、素子形成外領域３０７の半導体層３０４内には、拡散層３１２ｎが形成されている。

これら拡散層３１２ｎおよび拡散層３１２ｐは、固定電位を給電するための領域でもあり、図２１に示すようにパッド３１９ｖｄ、パッド３１９ｇと電気的に接続されている。図２１では、このパッド３１９ｖｄは、素子形成領域３０６に形成されたｐチャネル型のＭＩＳＦＥＴ３０８Ｑｐのソース（Ｓ）の拡散層３１２ｐおよびバックゲート（ＢＧ）の拡散層３１２ｎと接続されている。一方、パッド３１９ｇは、素子形成領域３０６に形成されたｎチャネル型のＭＩＳＦＥＴ３０８Ｑｎのソース（Ｓ）の拡散層３１２ｎおよびバックゲート（ＢＧ）の拡散層３１２ｐ、さらに素子形成外領域３０７の拡散層３１２ｎと接続されている。

これらパッド３１９ｖｄ、パッド３１９ｇ、拡散層３１２ｐおよび拡散層３１２ｎの接続において本発明者はトレンチ絶縁分離部３０５Ｕの耐圧スクリーニング試験を行った。すなわち、パッド３１９ｖｄに例えばＶＤＤ電位（固定電位）を給電し、パッド３１９ｇに例えばＧＮＤ電位（固定電位）を給電する。その結果、試験をすり抜けるトレンチ絶縁分離部３０５Ｕの耐圧不足の半導体装置３０１（初期不良品）が、きわめて低率であるが発生することがわかった。

このときトレンチ絶縁分離部３０５Ｕが形成されたＳＯＩ基板を備えた半導体装置において、素子形成領域３０６の半導体層３０４の外部を占める素子形成外領域３０７の半導体層３０４を、素子形成領域３０６の半導体層３０４のＧＮＤ電位（固定電位）と接続し固定させていた。そのため、素子形成領域３０６内に形成された高耐圧半導体素子を含んだ半導体装置３０１のトレンチ絶縁分離部３０５Ｕの耐圧スクリーニング試験を行った場合、素子形成領域３０６と素子形成外領域３０７とは電気的に接続されるため、高耐圧半導体素子の耐圧以上の電圧をトレンチ絶縁分離部に印加することができない。したがって、電圧加速性が小さく、スクリーニング効率が悪かったため、試験をすり抜けるトレンチ絶縁分離部３０５Ｕの耐圧不足の半導体装置３０１（初期不良品）が、きわめて低率であるが発生したと考えられる。

本発明の目的は、トレンチ絶縁分離部に高電圧の耐圧スクリーニング試験を行うことのできる技術を提供することにある。

また、本発明の他の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

上述したように、トレンチ絶縁分離部が形成されたＳＯＩ基板を備えた半導体装置において、素子形成領域の半導体層の外部を占める素子形成外領域の半導体層は、フローティングにせず、任意の電位による影響を避けるため素子形成領域の半導体層の固定電位（たとえばＧＮＤ電位）と接続し固定させていた。このような素子形成領域内に形成された高耐圧半導体素子を含んだ半導体装置のトレンチ絶縁分離部の耐圧スクリーニング試験を行った場合、素子形成領域と素子形成外領域とは電気的に接続されるため、高耐圧半導体素子の耐圧以上の電圧をトレンチ絶縁分離部に印加することができないと考えられる。

本発明による半導体装置は基板と、前記基板上の絶縁層と、前記絶縁層上の半導体層からなるＳＯＩ基板を有する半導体装置であって、前記ＳＯＩ基板は第１および第２領域を有し、前記第1領域中には能動素子が形成され、前記第1領域は前記半導体層の表面から前記絶縁層に達するトレンチ絶縁分離部によって前記第２領域と電気的に分離され、前記第1領域内の前記半導体層には第１固定電位を給電するための第1給電領域を有し、前記第２領域内の前記半導体層には前記第１固定電位と異なる第２固定電位を給電するための第２給電領域を有し、前記第１および第２給電領域の間に前記トレンチ絶縁分離部が存在する。

また、本発明による半導体装置の製造方法は、基板と、前記基板上の絶縁層と、前記絶縁層上の半導体層からなるＳＯＩ基板を有する半導体装置の製造方法であって、前記ＳＯＩ基板は、第１および第２領域を有し、前記第1領域中には１または複数の能動素子が形成され、前記第1領域は、前記半導体層の表面から前記絶縁層に達するトレンチ絶縁分離部によって前記第２領域と電気的に分離され、前記第1領域内の前記半導体層には第１固定電位を給電するための複数の第1給電領域を有し、前記第２領域内の前記半導体層には、第１固定電位と異なる第２電位を給電するための第２給電領域を有し、前記第１給電領域に接続された第１パッドと第２給電領域に接続された第２パッドが形成された前記半導体装置に対し、前記第１パッドに前記第１固定電位を給電し、前記第２パッドに前記第２固定電位を給電し、前記第１固定電位と、前記第２固定電位との差電圧を、前記トレンチ絶縁分離部に一定時間印加する工程を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

素子形成領域内と素子形成外領域のそれぞれのパッドを分離し、例えば素子形成外領域のパッドに負の電圧をかけることによって、素子形成領域内の電位もしくは素子耐圧に関係なくトレンチ絶縁分離部に高電圧の耐圧スクリーニング試験を行うことができる。

また、トレンチ絶縁分離部に高電圧の耐圧スクリーニング試験を行うことで、半導体装置の信頼性を向上することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１で示すトレンチ絶縁分離部が形成されたＳＯＩ基板を有する半導体装置の一例として、素子形成領域に高耐圧のＬＤＭＩＳＦＥＴ（Laterally Diffused Metal Insulator Semiconductor Field Effect Transistor）が形成された半導体装置１を示す。

半導体装置１の概略構成図および回路図を図１〜図４により説明する。図１は、半導体装置１の要部の概略平面図である。図２は、図１に示す半導体装置１の透視図である。図３は、図１に示す半導体装置１のＡ−Ａ’線の概略断面図である。図４は、図１に示す半導体装置１の回路図である。

この半導体装置１は、例えばシリコン（Ｓｉ）からなる基板２と、基板２上の絶縁層３と、絶縁層３上の半導体層４からなるＳＯＩ（Silicon On Insulator）基板を有している。

ＳＯＩ基板の半導体層４の表面から絶縁層３に達するトレンチ絶縁分離部５Ｕによって、素子形成領域（第１領域）６と素子形成外領域（第２領域）７とが電気的に分離（絶縁分離）されている。

図１および図２に示すように、平面形状が口の字状をしたトレンチ絶縁分離部５Ｕの内側の領域が素子形成領域６であり、トレンチ絶縁分離部５Ｕの外側の領域が素子形成外領域７である。また、図３に示すように、この素子形成領域６はトレンチ絶縁分離部５Ｕの内側の側壁に囲まれた半導体層４すべての領域であり、素子形成外領域７はトレンチ絶縁分離部５Ｕの外側の側壁に囲まれた半導体層４すべての領域である。

本実施の形態では、素子形成領域６ａにｎチャネル型ＬＤＭＩＳＦＥＴ８Ｑｎ、素子形成領域６ｂにｐチャネル型ＬＤＭＩＳＦＥＴ８Ｑｐの高耐圧半導体素子が形成されており、素子形成外領域７には、素子が形成されていない。

図２および図３に示すように、この素子形成領域６の半導体層４または半導体層４ｐ内の素子分離（ＬＯＣＯＳ）１０間には、ｎチャネル型ＬＤＭＩＳＦＥＴ８Ｑｎまたはｐチャネル型ＬＤＭＩＳＦＥＴ８Ｑｐのソース（Ｓ）およびドレイン（Ｄ）の拡散領域を構成する拡散層１２ｎ、拡散層１２ｐ、拡散層１３ｎおよび拡散層１３ｐが形成されている。また、素子形成外領域７の半導体層４内の素子分離１０間には、拡散層１３ｎが形成されている。

この素子形成領域６の拡散層１３ｎおよび拡散層１３ｐは、例えばＶＤＤ電位、ＧＮＤ電位などの固定電位（第１固定電位）を給電するための領域（第１給電領域）でもある。一方、絶縁分離部５Ｕにより素子形成領域６と絶縁分離された素子形成外領域７の拡散層１３ｎは、素子形成領域６の拡散層１３ｎおよび拡散層１３ｐに給電する固定電位とは異なる所定の電位（以下、トレンチ外給電電位と称する）などの固定電位（第２固定電位）を給電することができる領域（第２給電領域）となる。よって、素子形成領域６と素子形成外領域７とを電気的に分離するトレンチ絶縁分離部５Ｕが、第１給電領域および第２給電領域の間に存在することとなる。なお、固定電位はノイズ等で揺れることがあっても一定の電位に固定されている電位をいう。

また、トレンチ絶縁分離部５Ｕにより素子形成領域６と素子形成外領域７のそれぞれの半導体層４は絶縁分離されているため、素子形成領域６の拡散層１３ｎおよび拡散層１３ｐに例えばＶＤＤ電位を給電し、素子形成領域６側のトレンチ絶縁分離部５Ｕの側壁にＶＤＤ電位を給電することができ、また素子形成外領域７の拡散層１３ｎに例えばトレンチ外給電電位を給電し、素子形成外領域７側のトレンチ絶縁分離部５Ｕの側壁にトレンチ外給電電位を給電することができることとなる。すなわち、トレンチ絶縁分離部５Ｕに対し、電圧が印加可能となる。

図１および図３に示すように、半導体装置１には、ＳＯＩ基板上に形成された絶縁膜１１を開孔して形成されたコンタクト９を介して、ゲート電極１４、拡散層１３ｎおよび拡散層１３ｐと電気的に接続された金属配線２７が形成されている。これらの金属配線２７は、図１または図３に示す接続により、パッド１９ｎｇ、パッド１９ｇ、パッド１９ｕ、パッド１９ｏ、パッド１９ｐｇおよびパッド１９ｖｄと電気的に接続されている。このパッド１９ｎｇは、ＬＤＭＩＳＦＥＴ８Ｑｎのゲート（Ｇ）用のパッドであり、パッド１９ｐｇはＬＤＭＩＳＦＥＴ８Ｑｐのゲート（Ｇ）用のパッドである。また、パッド１９ｖｄは、例えばＶＤＤ電位を給電するためのパッドであり、パッド１９ｇは、例えばＧＮＤ電位を給電するためのパッドであり、パッド１９ｕは、例えばトレンチ外給電電位を給電するためのパッドである。また、パッド１９ｏは、出力用のパッドである。

すなわち、本実施の形態で示す半導体装置１は、ＳＯＩ基板の半導体層４の表面から絶縁層３に達するトレンチ絶縁分離部５Ｕにより絶縁分離された素子形成領域６と絶縁分離された素子形成外領域７とが形成されており、素子形成領域６は例えばＶＤＤ電位またはＧＮＤ電位などの固定電位が給電され、素子形成外領域７は素子形成領域６の固定電位とは異なる例えばトレンチ外給電電位などの固定電位が給電される。

図４には、パッド１９ｖｄ、１９ｏ、１９ｇ、１９ｕ、１９ｐｇおよび１９ｎｇを含んだ半導体装置１の回路図が示されている。パッド１９ｖｄのライン１８ｖには、ｐチャネル型ＬＤＭＩＳＦＥＴ８Ｑｐのソース（Ｓ）が接続されている。パッド１９ｇのライン１８ｇには、ｎチャネル型ＬＤＭＩＳＦＥＴ８Ｑｎのソース（Ｓ）が接続されている。すなわち、パッド１９ｖｄおよびパッド１９ｇは、図３に示した素子形成領域６の給電領域である拡散層１３ｎおよび拡散層１３ｐと電気的に接続されている。また、パッド１９ｕのライン１８ｕには、ＬＤＭＩＳＦＥＴなどの素子が接続されていない。すなわち、パッド１９ｕは、図３に示したようにトレンチ絶縁分離部５Ｕにより素子形成領域６とは絶縁分離された素子形成外領域７の給電領域である拡散層１３ｎのみと電気的に接続されている。したがって、図４に示すようにライン１８ｕは、ライン１８ｖおよびライン１８ｇとは独立しており、ライン１８ｕのパッド１９ｕは、ライン１８ｖのパッド１９ｖｄおよびライン１８ｇのパッド１９ｇとは独立して形成されていることとなる。

図３および図４に示す回路において、ｐチャネル型ＬＤＭＩＳＦＥＴ８ＱｐがＯＮで、ｎチャネル型ＬＤＭＩＳＦＥＴ８ＱｎがＯＦＦの場合、ｎチャネル型ＬＤＭＩＳＦＥＴ８Ｑｎのドレインがパッド１９ｖｄに給電されたＶＤＤ電位になる。すなわち素子形成領域６ａに形成されている拡散層１３ｎおよび拡散層１２ｎの電位がＶＤＤ電位となる。したがってトレンチ絶縁分離部５Ｕの素子形成領域６ａ側の側壁がＶＤＤ電位となる。一方、素子形成外領域７に形成されている拡散層１３ｎの電位は、パッド１９ｕに給電されたトレンチ外給電電位となる。したがってトレンチ絶縁分離部５Ｕの素子形成外領域７側の側壁がトレンチ外給電電位となる。例えば、ＶＤＤ電位をｎチャネル型ＭＩＳＦＥＴ８Ｑｎの素子耐圧と同程度の８５Ｖ、トレンチ外給電電位を−１１５Ｖとした場合、すなわちパッド１９ｖｄに８５Ｖ印加、パッド１９ｕに−１１５Ｖ印加した場合、ｎチャネル型ＭＩＳＦＥＴ８Ｑｎのトレンチ絶縁分離部５Ｕには、差電圧の２００Ｖが印加されることになる。

また、同様に図３および図４に示す回路において、ｐチャネル型ＬＤＭＩＳＦＥＴ８ＱｐがＯＮで、ｎチャネル型ＬＤＭＩＳＦＥＴ８ＱｎがＯＦＦの場合、ｐチャネル型ＬＤＭＩＳＦＥＴ８Ｑｐのドレインがパッド１９ｖｄに給電されたＶＤＤ電位になる。すなわち素子形成領域６ｂに形成されている拡散層１３ｐ、拡散層１２ｐおよび半導体層４ｐの電位がＶＤＤ電位となる。つまりトレンチ絶縁分離部５Ｕの素子形成領域６ｂ側の側壁がＶＤＤ電位となる。一方、素子形成外領域７に形成されている拡散層１３ｎの電位は、パッド１９ｕに給電されたトレンチ外給電電位となる。つまりトレンチ絶縁分離部５Ｕの素子形成外領域７側の側壁がトレンチ外給電電位となる。例えば、ＶＤＤ電位をｐチャネル型ＭＩＳＦＥＴ８Ｑｐの素子耐圧と同程度の８５Ｖ、トレンチ外給電電位を−１１５Ｖとした場合、すなわちパッド１９ｖｄに８５Ｖ印加、パッド１９ｕに−１１５Ｖ印加した場合、ｐチャネル型ＭＩＳＦＥＴ８Ｑｐのトレンチ絶縁分離部５Ｕには、差電圧の２００Ｖが印加されることになる。

前記発明が解決しようとする課題の欄で図２１を用いて説明したように、素子形成外領域３０７の拡散層３１３ｎが素子形成領域３０６の拡散層３１２ｎおよび拡散層３１２ｐと電気的に接続されていれば、トレンチ絶縁分離部３０５Ｕには、素子形成領域３０６に形成された素子の素子耐圧以上に電圧を印加することができないこととなる。なお、図２１に示した接続と同様の接続を図４で示す回路で行う場合は、パッド１９ｇのライン１８ｇとパッド１９ｕのライン１８ｕとを電気的に接続する。

しかしながら、本実施の形態では、上述のようにパッド１９ｖｄに印加することができる電圧は、素子形成領域６に形成されているＬＤＭＩＳＦＥＴの素子耐圧（最大定格）までであるが、パッド１９ｕに印加することができる電圧は、素子形成外領域７が素子形成領域６と分離されているため、その素子耐圧に関係なく任意である。なお、パッド１９ｕに印加することができる電圧は、印加装置の能力によって決まる。

したがって、素子形成領域６に素子を形成した後においても、素子耐圧に関係なく高電圧をトレンチ絶縁分離部５Ｕに一定時間印加する耐圧スクリーニング試験を行うことができる。すなわち電圧加速性を大きくすることができ、スクリーニング効率も向上することができる。

また、トレンチ絶縁分離部５Ｕに高電圧の耐圧スクリーニング試験を行うことで、半導体装置１の信頼性を向上することができる。

また、図４に示す回路の変形例の回路図を図５および図６に示す。図５および図６に示すように、パッド１９ｇのライン１８ｇとパッド１９ｕのライン１８ｕとの間に、ダイオードや抵抗を入れてもトレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行うこともできる。

次に、本実施の形態で示す半導体装置１の製造方法について図７により説明する。図７は、本実施の形態で示す半導体装置１の製造フロー図である。なお、図７に示す製品フローは、本実施の形態で示す半導体装置１を組み込んだＰＤＰ（プラズマディスプレイパネル）表示装置の組立までのフローを示している。また、半導体装置１を例えばＰＤＰ用のアドレスドライバに適用して以下説明する。

まず、前工程では、ＳＯＩ基板上にトレンチ絶縁分離部を形成する。本実施の形態では、図１〜３に示したように、素子形成領域６と素子形成外領域７とを絶縁分離するために、トレンチ絶縁分離部５Ｕを形成する。このトレンチ絶縁分離部５Ｕは、ＳＯＩ基板の半導体層４に、例えば反応性イオンエッチングなどのトレンチ形成技術にて絶縁層３まで到達する溝を形成した後、例えば酸化シリコン、酸化シリコンとポリシリコンとの積層物および窒化シリコンなどの絶縁物を埋め込むことで形成される。なお、本実施の形態では、トレンチ絶縁分離部５Ｕの幅５Ｕｗは１μｍ程度であるが、２μｍ以下であっても良い。

続いて、素子（能動素子または受動素子）を形成する。本実施の形態では、図３に示したように、ＳＯＩ基板の素子形成領域６に高耐圧半導体素子であるｎチャネル型ＬＤＭＩＳＦＥＴ８Ｑｎ、ｐチャネル型ＬＤＭＩＳＦＥＴ８Ｑｐが周知の方法で形成される。また、素子形成外領域７では、トレンチ外給電電位用の拡散層１３ｎも形成されることとなる。

続いて、プローブ検査工程では、パッド間の導通チェックなどの初期動作テスト、トレンチ耐圧テスト（耐圧スクリーニング試験）、素子の動作／機能テストを行う。図３を用いてこの耐圧スクリーニング試験を説明すると、素子形成領域６の半導体層４に形成された拡散層１３ｎ、１３ｐと電気的に接続されたパッド１９ｖｄ、１９ｇと、素子形成外領域７の半導体層４に形成された拡散層１３ｎと電気的に接続されたパッド１９ｕとに電圧を一定時間印加して行われる。さらに、具体的に数値を用いてトレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を説明すると、ｐチャネル型ＬＤＭＩＳＦＥＴ８ＱｐがＯＮで、ｎチャネル型ＬＤＭＩＳＦＥＴ８ＱｎがＯＦＦの場合、例えばＶＤＤ電位を８５Ｖ、トレンチ外給電電位を−１１５Ｖとした場合、すなわちパッド１９ｖｄに８５Ｖ印加、パッド１９ｕに−１１５Ｖ印加した場合、ｎチャネル型ＭＩＳＦＥＴ８Ｑｎおよびｐチャネル型ＭＩＳＦＥＴ８Ｑｐのトレンチ絶縁分離部５Ｕには、差電圧の２００Ｖが印加されたことになる。なお、パッド１９ｖｄに８５Ｖの電圧が印加されているが、これはＬＤＭＩＳＦＥＴの素子耐圧（最大定格電圧）である。

ここで、本実施の形態で示した半導体装置１に対して、トレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行った場合と、行わない場合の寿命分布の評価結果を説明する。図８は、半導体装置１のトレンチ絶縁分離部の耐圧スクリーニング試験結果を説明するための図であり、トレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行った場合と、行わない場合の寿命分布の評価結果をワイブルプロット（Weibull plot）に換算したものである。なお、上述したように半導体装置１の素子形成領域６に形成される高耐圧半導体素子の耐圧は８５Ｖであるとし、ＰＤＰ用のアドレスドライバとして半導体装置１を実装基板に搭載したモジュールの寿命分布を示す。

図８に示すように、半導体装置１が組み込まれたモジュールとして、１２５℃で１０年の寿命を保証するとする（図８には保証ラインを示す）。トレンチ耐圧スクリーニング試験無しでは、１２５℃で１０年の寿命では、０．１％程度の製品寿命（不良）があることが解る。しかしながら、トレンチ耐圧スクリーニング試験有りでは、１２５℃で１０年の寿命では、１００ｐｐｍ未満になると推定することができる。

このように、素子形成後、特に高耐圧半導体素子形成後において、トレンチ絶縁分離部の耐圧スクリーニング試験を行うことで、半導体装置の信頼性を向上できる。

続いて、図７に示すように、プローブ検査工程後は、後工程としてウエハからダイシングによりチップを切り出した後、外観検査を行う。

図９にチップ１Ｃの平面概略図を示す。図９に示すように、チップ１Ｃの平面形状は長方形状となっており、チップ１Ｃの外周側では、その外周に沿ってトレンチ絶縁分離部５Ｕｆ（太枠で示す）が形成され、そのトレンチ絶縁分離部５Ｕｆに囲まれた領域内には、トレンチ絶縁分離部５Ｕ（太枠で示す）と絶縁分離された素子形成領域６および素子形成外領域７が形成されている。また、図９には、上述した高耐圧半導体素子が形成された素子形成領域６ａ、６ｂおよび素子形成外領域７に形成された拡散層１３ｎも示されている。

このチップ１Ｃの複数の素子形成領域６には、例えばＬＤＭＩＳＦＥＴ、ＣＭＩＳＦＥＴなどの能動素子である高耐圧半導体素子および抵抗、容量などの受動素子が形成されている。また、素子形成外領域７には拡散層１３ｎの他にパッド１９ｕ、パッド１９ｇ、パッド１９ｉ、パッド１９ｏ、パッド１９ｖｄおよびパッド１９ｖｃが形成されている。

図１０に、図９で示したチップ１Ｃが構成する回路のブロック図を示す。ブロック構成としては、コントロール部２１、ロジック部２２、レベルシフト部２３および出力部２４からなる。コントロール部２１では、例えば３．３ＶのＣＭＩＳ入力インターフェースを可能にする入力バッファ回路、３２ビット×４回路の双方向シフトレジスタ回路および１２８ビットラッチ回路が構成されている。ロジック部２２では、高耐圧出力Ｈ／Ｌ／Ｚ制御用のゲート回路が構成されている。レベルシフト部２３では、低消費電流レベルシフト回路が構成されている。出力部２４では、１２８ビット高耐圧プッシュプル出力回路が構成されている。すなわち、チップ１Ｃにはアドレスドライバ用のプッシュプル増幅回路が形成されている。

図１１に、図９で示したチップ１Ｃを実装基板２５に搭載した状態の概略平面図を示す。実装基板２５上にチップ１Ｃを搭載後、チップ１Ｃ上に形成されているパッド１９ｇ、１９ｉ、１９ｏ、１９ｖｃ、１９ｖｄは、それぞれに対応した実装基板２５上の配線パターン２５Ｐｇ、２５Ｐｉ、２５Ｐｏ、２５Ｐｖｃと、ボンディングワイヤ２６を介して電気的に接続する。この実装時に配線パターン２５Ｐｇとパッド１９ｕとをボンディングワイヤ２６で電気的に接続することで、素子形成領域６と素子形成外領域７とを実装基板２５を介して電気的に接続することもできる。よって、素子形成外領域７をフローティングにせず、任意の電位による影響を避けることができる。なお、実装基板２５上にチップ１Ｃを搭載後においてパッド１９ｇと、パッド１９ｕとを、例えばワイヤボンディングとしても、素子形成領域６内と、素子形成外領域７とが電気的に接続されるので、素子形成外領域７のフローティングを回避することもできる。

図１２は、プラズマディスプレイパネル（ＰＤＰ）表示装置の要部ブロック図である。図１２に示すように、プラズマディスプレイパネル３１、ＰＤＰ用のスキャンドライバに形成されたＸ電極駆動回路３２、ＰＤＰ用のスキャンドライバに形成されたＹ電極駆動回路３３およびＰＤＰ用のアドレスドライバに形成されたアドレス電極駆動回路３４などから構成されている。

プラズマディスプレイパネル３１には、Ｘ電極３５、Ｙ電極３６およびアドレス電極３７が設けられている。Ｘ電極駆動回路３２は、駆動パルスに基づいてＸ電極３５に印加するＸパルスを出力する。Ｙ電極駆動回路３３は、駆動パルスに基づいてＹ電極３６に印加するＹパルスを出力する。

アドレス電極駆動回路３４は、表示データに基づいてアドレス電極３７に印加するアドレスパルスを出力する。表示データは、例えば画像ビットデータ、およびラッチ信号などからなる。

このＰＤＰ表示装置においては、例えば２５６階調（８ビット）を得るために、ある時間の１フィールドを輝度の相対比が異なる８個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。

１サブフィールドは、リセット期間、アドレス期間、維持放電期間の３種類の期間によって構成されている。

リセット期間においては、全画面一括消去、全画面一括書込み、全画面一括消去の３つの動作が順になされる。アドレス基板においては、各サブフィールドに割り当てられた表示データの１つである画像ビット情報を各ライン毎に順に書き込む動作を行う。アドレス電極３７では、表示ライン数にあたるｎ行分の画像ビット情報を、１行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。

また、Ｙ電極３６には、アドレス電極７に印加されるシリアルデータに対応して、Ｙ電極３６における最初の電極から１行ずつ順番に、アドレスパルスと同位相で、０Ｖの電圧にするスキャンパルスが印加される。これにより、アドレス電極３７にアドレスパルスが印加されるとともに、Ｙ電極３６にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。

そして、維持放電期間では、Ｙ電極３６とＸ電極３５とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極３７は０Ｖに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。

上述のように、プラズマディスプレイパネルの放電セルを充放電させるために、アドレス電極駆動回路３４、Ｘ電極駆動回路３２およびＹ電極駆動回路３３には、高耐圧半導体素子によって構成される半導体装置が採用される。したがって、本実施の形態で示す半導体装置１を、ＰＤＰ用のアドレスドライバ（アドレス電極駆動回路）およびＰＤＰ用のスキャンドライバ（Ｘ電極駆動回路、Ｙ電極駆動回路）に適用することで、高耐圧半導体素子を形成した後においても素子耐圧に関係なく高電圧をトレンチ絶縁分離部に一定時間印加する耐圧スクリーニング試験を行うことができる。また、トレンチ絶縁分離部に高電圧の耐圧スクリーニング試験を行うことで、ＰＤＰ用のアドレスドライバおよびスキャンドライバの信頼性を向上することができることとなる。

（実施の形態２）
本実施の形態２で示すトレンチ絶縁分離部が形成されたＳＯＩ基板を有する半導体装置の一例として、素子形成領域に低耐圧半導体素子のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された半導体装置１０１を示す。

半導体装置１０１の概略構成図および回路図を図１３〜図１６により説明する。図１３は、半導体装置１０１の要部の概略平面図である。図１４は、図１３に示す半導体装置１０１を透視した状態の概略平面図である。図１５は、図１３に示す半導体装置１０１のＢ−Ｂ’線の概略断面図である。図１６は、図１３に示す半導体装置１０１の回路図である。

この半導体装置１０１は、例えばシリコン（Ｓｉ）からなる基板１０２と、基板１０２上の絶縁層１０３と、絶縁層１０３上の半導体層１０４からなるＳＯＩ（Silicon On Insulator）基板を有している。

ＳＯＩ基板の半導体層１０４の表面から絶縁層１０３に達するトレンチ絶縁分離部１０５Ｕによって、素子形成領域（第１領域）１０６と素子形成外領域（第２領域）１０７とが電気的に分離（絶縁分離）されている。

図１３および図１４に示すように、平面形状が口の字状をしたトレンチ絶縁分離部１０５Ｕの内側の領域が素子形成領域１０６であり、トレンチ絶縁分離部１０５Ｕの外側の領域が素子形成外領域１０７である。また、図１５に示すように、この素子形成領域１０６はトレンチ絶縁分離部１０５Ｕの内側の側壁に囲まれた半導体層１０４すべての領域であり、素子形成外領域１０７はトレンチ絶縁分離部１０５Ｕの外側の側壁に囲まれた半導体層１０４すべての領域である。

本実施の形態では、素子形成領域１０６ａにｎチャネル型ＭＩＳＦＥＴ８Ｑｎ、素子形成領域１０６ｂにｐチャネル型ＭＩＳＦＥＴ８Ｑｐの低耐圧半導体素子が形成されており、素子形成外領域１０７には、素子が形成されていない。

図１４および図１５に示すように、この素子形成領域１０６の半導体層１０４内の素子分離（ＬＯＣＯＳ）１１０間には、ｎチャネル型ＭＩＳＦＥＴ１０８Ｑｎまたはｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐのソース（Ｓ）、ドレイン（Ｄ）およびバックゲート（ＢＧ）の拡散領域を構成する拡散層１１２ｎ、拡散層１１２ｐ、拡散層１１３ｎおよび拡散層１１３ｐが形成されている。また、素子形成外領域１０７の半導体層１０４内の素子分離１１０間には、拡散層１１３ｎが形成されている。

この素子形成領域１０６の拡散層１１３ｎおよび拡散層１１３ｐは、例えばＶＣＣ電位、ＧＮＤ電位などの固定電位（第１固定電位）を給電するための領域（第１給電領域）でもある。一方、絶縁分離部１０５Ｕにより素子形成領域１０６と絶縁分離された素子形成外領域１０７の拡散層１１３ｎは、素子形成領域１０６の拡散層１１３ｎおよび拡散層１１３ｐに給電する固定電位とは異なる所定の電位（以下、トレンチ外給電電位と称する）などの固定電位（第２固定電位）を給電することができる領域（第２給電領域）となる。よって、素子形成領域１０６と素子形成外領域１０７とを電気的に分離するトレンチ絶縁分離部１０５Ｕが、第１給電領域および第２給電領域の間に存在することとなる。なお、固定電位はノイズ等で揺れることがあっても一定の電位に固定されている電位をいう。

また、トレンチ絶縁分離部１０５Ｕにより素子形成領域１０６と素子形成外領域１０７のそれぞれの半導体層１０４は絶縁分離されているため、素子形成領域１０６の拡散層１１３ｎおよび拡散層１１３ｐに例えばＶＣＣ電位を給電し、素子形成領域１０６側のトレンチ絶縁分離部１０５Ｕの側壁にＶＣＣ電位を給電することができ、また素子形成外領域１０７の拡散層１１３ｎに例えばトレンチ外給電電位を給電し、素子形成外領域１０７側のトレンチ絶縁分離部１０５Ｕの側壁にトレンチ外給電電位を給電することができることとなる。すなわち、トレンチ絶縁分離部１０５Ｕに対し、電圧が印加可能となる。

図１３および図１５に示すように、半導体装置１０１には、ＳＯＩ基板上に形成された絶縁膜１１１を開孔して形成されたコンタクト１０９を介して、ゲート電極１２７、拡散層１１３ｎおよび拡散層１１３ｐと電気的に接続された金属配線１２７が形成されている。これらの金属配線１２７は、図１３または図１５に示す接続により、パッド１１９ｇ、パッド１１９ｇｃ、パッド１１９ｕ、パッド１１９ｏおよびパッド１１９ｖｃと電気的に接続されている。このパッド１１９ｇｃは、ＭＩＳＦＥＴ１０８ＱｎおよびＭＩＳＦＥＴ１０８Ｑｐのゲート（Ｇ）用のパッドである。また、パッド１１９ｖｃは、例えばＶＣＣ電位を給電するためのパッドであり、パッド１１９ｇは、例えばＧＮＤ電位を給電するためのパッドであり、パッド１１９ｕは、例えばトレンチ外給電電位を給電するためのパッドである。また、パッド１１９ｏは、出力用のパッドである。

すなわち、本実施の形態で示す半導体装置１０１は、ＳＯＩ基板の半導体層１０４の表面から絶縁層１０３に達するトレンチ絶縁分離部１０５Ｕにより絶縁分離された素子形成領域１０６と絶縁分離された素子形成外領域１０７とが形成されており、素子形成領域１０６は例えばＶＣＣ電位またはＧＮＤ電位などの固定電位が給電され、素子形成外領域１０７は素子形成領域１０６の固定電位とは異なる例えばトレンチ外給電電位などの固定電位が給電される。

図１６には、パッド１１９ｖｃ、１１９ｏ、１１９ｇ、１１９ｕおよび１１９ｇｃを含んだ半導体装置１０１の回路図が示されている。パッド１１９ｖｃのライン１１８ｖには、ｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐのソース（Ｓ）が接続されている。パッド１１９ｇのライン１１８ｇには、ｎチャネル型ＭＩＳＦＥＴ１０８Ｑｎのソース（Ｓ）が接続されている。すなわち、パッド１１９ｖｃおよびパッド１１９ｇは、図１５に示した素子形成領域１０６の給電領域である拡散層１１３ｎおよび拡散層１１３ｐと電気的に接続されている。また、パッド１１９ｕのライン１１８ｕには、ＭＩＳＦＥＴなどの素子が接続されていない。すなわち、パッド１１９ｕは、図１５に示したようにトレンチ絶縁分離部１０５Ｕにより素子形成領域１０６とは絶縁分離された素子形成外領域１０７の給電領域である拡散層１１３ｎのみと電気的に接続されている。したがって、図１６に示すようにライン１１８ｕは、ライン１１８ｖおよびライン１１８ｇとは独立しており、ライン１１８ｕのパッド１１９ｕは、ライン１１８ｖのパッド１１９ｖｄおよびライン１１８ｇのパッド１１９ｇとは独立して形成されていることとなる。

図１５および図１６に示す回路において、ｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐのバックゲート（ＢＧ）がパッド１１９ｖｃのライン１１８ｖに接続されているため、パッド１１９ｖｃに例えばＶＣＣ電位が給電されている場合、ｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐが形成されている素子形成領域１０６ｂ側のトレンチ絶縁分離部１０５Ｕの側壁は、ＶＣＣ電位となる。またｎチャネル型ＭＩＳＦＥＴ１０８Ｑｎのバックゲート（ＢＧ）がパッド１１９ｇのライン１１８ｇに接続されているため、パッド１１９ｇに例えばＧＮＤ電位が給電されている場合、ｎチャネル型ＭＩＳＦＥＴ１０８Ｑｎが形成されている素子形成領域１０６ａ側のトレンチ絶縁分離部１０５Ｕの側壁は、ＧＮＤ電位となる。一方、素子形成外領域１０７に形成されている拡散層１１３ｎがパッド１１９ｕのライン１１９ｕに接続されているため、パッド１１９ｕに例えばトレンチ外給電電位が給電されている場合、素子形成外領域１０７側の絶縁分離部１０５Ｕの側壁は、トレンチ外給電電位となる。例えば、ＶＣＣ電位をｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐの素子耐圧と同程度の５Ｖ、トレンチ外給電電位を−１１５Ｖとした場合、すなわちパッド１１９ｖｃに５Ｖ印加、パッド１１９ｕに−１１５Ｖ印加した場合、ｐチャネル型ＭＩＳＦＥＴ１０８Ｑｐのトレンチ絶縁分離部１０５Ｕには、差電圧の１２０Ｖが印加されることになる。

したがって、素子形成領域１０６に素子を形成した後においても、素子耐圧に関係なく高電圧をトレンチ絶縁分離部１０５Ｕに一定時間印加する耐圧スクリーニング試験を行うことができる。すなわち電圧加速性を大きくすることができ、スクリーニング効率も向上することができる。

また、トレンチ絶縁分離部１０５Ｕに高電圧の耐圧スクリーニング試験を行うことで、半導体装置１０１の信頼性を向上することができる。

（実施の形態３）
本実施の形態３で示すトレンチ絶縁分離部が形成されたＳＯＩ基板を有する半導体装置の一例として、素子形成領域に能動素子（高耐圧半導体素子）のバイポーラトランジスタおよび受動素子の抵抗が形成された半導体装置２０１を示す。

半導体装置２０１の概略構成図および回路図を図１７〜図２０により説明する。図１７は、半導体装置２０１の概略平面図である。図１８は、図１７に示す半導体装置２０１を透視した状態の概略平面図である。図１９は、図１７に示す半導体装置２０１のＣ−Ｃ’線の概略断面図である。図２０は、図１７に示す半導体装置２０１の回路図である。

この半導体装置２０１は、例えばシリコン（Ｓｉ）からなる基板２０２と、基板２０２上の絶縁層２０３と、絶縁層２０３上の半導体層２０４からなるＳＯＩ（Silicon On Insulator）基板を有している。

ＳＯＩ基板の半導体層２０４の表面から絶縁層２０３に達するトレンチ絶縁分離部２０５Ｕによって、素子形成領域（第１領域）２０６と素子形成外領域（第２領域）２０７とが電気的に分離（絶縁分離）されている。

図１７および図１８に示すように、平面形状が口の字状をしたトレンチ絶縁分離部２０５Ｕの内側の領域が素子形成領域２０６であり、トレンチ絶縁分離部２０５Ｕの外側の領域が素子形成外領域２０７である。また、図１９に示すように、この素子形成領域２０６はトレンチ絶縁分離部２０５Ｕの内側の側壁に囲まれた半導体層２０４すべての領域であり、素子形成外領域２０７はトレンチ絶縁分離部２０５Ｕの外側の側壁に囲まれた半導体層２０４すべての領域である。

本実施の形態では、素子形成領域２０６ａに能動素子であるバイポーラトランジスタ２０８Ｑｐ、素子形成領域１０６ｂに受動素子である抵抗２０８Ｒが形成されており、素子形成外領域１０７には、素子が形成されていない。

図１８および図１９に示すように、この素子形成領域２０６の半導体層２０４内の素子分離（ＬＯＣＯＳ）２１０間には、バイポーラトランジスタ２０８Ｑｎのベース（Ｂ）、エミッタ（Ｅ）、コレクタ（Ｃ）および抵抗２０８Ｒの拡散領域を構成する拡散層２１２ｎ、拡散層２１２ｐ、拡散層２１３ｎおよび拡散層２１３ｐが形成されている。また、素子形成外領域２０７の半導体層２０４内の素子分離２１０間には、拡散層２１３ｎが形成されている。

この素子形成領域２０６の拡散層２１３ｎおよび拡散層２１３ｐは、例えばＶＤＤ電位、ＧＮＤ電位などの固定電位（第１固定電位）を給電するための領域（第１給電領域）でもある。一方、絶縁分離部２０５Ｕにより素子形成領域２０６と絶縁分離された素子形成外領域２０７の拡散層２１３ｎは、素子形成領域２０６の拡散層２１３ｎおよび拡散層２１３ｐに給電する固定電位とは異なる所定の電位（以下、トレンチ外給電電位と称する）などの固定電位（第２固定電位）を給電することができる領域（第２給電領域）となる。よって、素子形成領域２０６と素子形成外領域２０７とを電気的に分離するトレンチ絶縁分離部２０５Ｕが、第１給電領域および第２給電領域の間に存在することとなる。なお、固定電位はノイズ等で揺れることがあっても一定の電位に固定されている電位をいう。

また、トレンチ絶縁分離部２０５Ｕにより素子形成領域２０６と素子形成外領域２０７のそれぞれの半導体層２０４は絶縁分離されているため、素子形成領域２０６の拡散層２１３ｎおよび拡散層２１３ｐに例えばＶＤＤ電位を給電し、素子形成領域２０６側のトレンチ絶縁分離部２０５Ｕの側壁にＶＤＤ電位を給電することができ、また素子形成外領域２０７の拡散層２１３ｎに例えばトレンチ外給電電位を給電し、素子形成外領域２０７側のトレンチ絶縁分離部２０５Ｕの側壁にトレンチ外給電電位を給電することができることとなる。すなわち、トレンチ絶縁分離部２０５Ｕに対し、電圧が印加可能となる。

図１７および図１９に示すように、半導体装置２０１には、ＳＯＩ基板上に形成された絶縁膜２１１を開孔して形成されたコンタクト２０９を介して、拡散層２１３ｎおよび拡散層２１３ｐと電気的に接続された金属配線２２７が形成されている。これらの金属配線２２７は、図１７または図１９に示す接続により、パッド２１９ｂ、パッド２１９ｅ、パッド２１９ｖｄ、パッド２１９ｕおよびパッド２１９ｇと電気的に接続されている。このパッド２１９ｂおよびパッド２１９ｅは、バイポーラトランジスタ２０８Ｑｐのベース（Ｂ）およびエミッタ（Ｅ）用のパッドである。また、パッド２１９ｖｄは、例えばＶＤＤ電位を給電するためのパッドであり、パッド２１９ｇは、例えばＧＮＤ電位を給電するためのパッドであり、パッド２１９ｕは、例えばトレンチ外給電電位を給電するためのパッドである。

すなわち、本実施の形態で示す半導体装置２０１は、ＳＯＩ基板の半導体層２０４の表面から絶縁層２０３に達するトレンチ絶縁分離部２０５Ｕにより絶縁分離された素子形成領域２０６と絶縁分離された素子形成外領域２０７とが形成されており、素子形成領域２０６は例えばＶＤＤ電位またはＧＮＤ電位などの固定電位が給電され、素子形成外領域２０７は素子形成領域２０６の固定電位とは異なる例えばトレンチ外給電電位などの固定電位が給電される。

図２０には、パッド２１９ｖｄ、２１９ｂ、２１９ｅ、２１９ｕおよび２１９ｇを含んだ半導体装置２０１の回路図が示されている。パッド２１９ｖｄのライン２１８ｖには、バイポーラトランジスタ２０８Ｑｐのコレクタ（Ｃ）が接続されている。パッド２１９ｇのライン２１８ｇには、抵抗２０８Ｒの一端が接続されている。すなわち、パッド２１９ｖｄおよびパッド２１９ｇは、図１９に示した素子形成領域２０６の給電領域である拡散層２１３ｎおよび拡散層２１３ｐと電気的に接続されている。また、パッド２１９ｕのライン２１８ｕには、バイポーラトランジスタなどの素子が接続されていない。すなわち、パッド２１９ｕは、図１９に示したようにトレンチ絶縁分離部２０５Ｕにより素子形成領域２０６とは絶縁分離された素子形成外領域２０７の給電領域である拡散層２１３ｎのみと電気的に接続されている。したがって、図２０に示すようにライン２１８ｕは、ライン２１８ｖおよびライン２１８ｇとは独立しており、ライン２１８ｕのパッド２１９ｕは、ライン２１８ｖのパッド２１９ｖｄおよびライン２１８ｇのパッド２１９ｇとは独立して形成されていることとなる。

図１９および図２０に示す回路において、バイポーラトランジスタ２０８Ｑｐのコレクタ（Ｃ）がパッド２１９ｖｄのライン２１８ｖに接続されているため、パッド２１９ｖｄに例えばＶＤＤ電位が給電されている場合、バイポーラトランジスタ２０８Ｑｐが形成されている素子形成領域２０６ａ側のトレンチ絶縁分離部２０５Ｕの側壁は、ＶＤＤ電位となる。また抵抗２０８Ｒの一端がパッド２１９ｇのライン２１８ｇに接続されているため、パッド２１９ｇに例えばＧＮＤ電位が給電されている場合、抵抗２０８Ｒが形成されている素子形成領域２０６ｂ側のトレンチ絶縁分離部２０５Ｕの側壁は、ＧＮＤ電位となる。一方、素子形成外領域２０７に形成されている拡散層２１３ｎがパッド２１９ｕのライン２１９ｕに接続されているため、パッド２１９ｕに例えばトレンチ外給電電位が給電されている場合、素子形成外領域２０７側のトレンチ絶縁分離部２０５Ｕの側壁は、トレンチ外給電電位となる。例えば、ＶＤＤ電位をバイポーラトランジスタ２０８Ｑｐの素子耐圧と同程度の８５Ｖ、トレンチ外給電電位を−１１５Ｖとした場合、すなわちパッド２１９ｖｄに８５Ｖ印加、パッド２１９ｕに−１１５Ｖ印加した場合、バイポーラトランジスタ２０８Ｑｐのトレンチ絶縁分離部２０５Ｕには、差電圧の２００Ｖが印加されることになる。

したがって、素子形成領域２０６に素子を形成した後においても、素子耐圧に関係なく高電圧をトレンチ絶縁分離部２０５Ｕに一定時間印加する耐圧スクリーニング試験を行うことができる。すなわち電圧加速性を大きくすることができ、スクリーニング効率も向上することができる。

また、トレンチ絶縁分離部２０５Ｕに高電圧の耐圧スクリーニング試験を行うことで、半導体装置２０１の信頼性を向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、トレンチ絶縁分離部を備えたＳＯＩ基板を有する半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１で示す半導体装置の要部の概略平面図である。 図１に示す半導体装置の透視図である。 図１に示す半導体装置のＡ−Ａ’線の概略断面図である。 図１に示す半導体装置の回路図である。 図４に示す回路の変形例の回路図である。 図４に示す回路の変形例の回路図である。 本発明の実施の形態１で示す半導体装置の製造フロー図である。 図１に示すトレンチ絶縁分離部の耐圧スクリーニング試験結果の説明図である。 実施の形態１で示すチップの概略平面図である。 図９に示すチップが構成する回路のブロック図である。 図９に示すチップを実装基板に搭載した状態の概略平面図である。 本発明の実施の形態で示す半導体装置が用いられるプラズマディプレイパネル表示装置のブロック図である。 本発明の実施の形態２で示す半導体装置の要部の概略平面図である。 図１３に示す半導体装置の透視図である。 図１３に示す半導体装置のＢ−Ｂ’線の概略断面図である。 図１３に示す半導体装置の回路図である。 本発明の実施の形態３で示す半導体装置の要部の概略平面図である。 図１７に示す半導体装置の透視図である。 図１７に示す半導体装置のＣ−Ｃ’線の概略断面図である。 図１７に示す半導体装置の回路図である。 本発明者が検討した半導体装置の要部の概略平面図である。 図２１に示す半導体装置のＸ−Ｘ’線の概略断面図である。

符号の説明

１ 半導体装置
１Ｃ チップ
２ 基板
３ 絶縁層
４ 半導体層
４ｐ 半導体層
５Ｕ、５Ｕｆ トレンチ絶縁分離部
５Ｕｗ 幅
６、６ａ、６ｂ 素子形成領域
７ 素子形成外領域
８Ｑｎ ｎチャネル型ＬＤＭＩＳＦＥＴ
８Ｑｐ ｐチャネル型ＬＤＭＩＳＦＥＴ
９ コンタクト
１０ 素子分離
１１ 絶縁膜
１２ｎ、１２ｐ 拡散層
１３ｎ、１３ｐ 拡散層
１４ ゲート電極
１８ｇ、１８ｕ、１８ｖ ライン
１９ｇ、１９ｉ、１９ｎｇ、１９ｏ、１９ｐｇ、１９ｖｃ、１９ｖｄ、１９ｕ パッド
２１ コントロール部
２２ ロジック部
２３ レベルシフト部
２４ 出力部
２５ 実装基板
２５Ｐ、２５Ｐｇ、２５Ｐｉ、２５Ｐｏ、２５Ｐｖｃ 配線パターン
２６ ボンディングワイヤ
２７ 金属配線
３１ プラズマディスプレイパネル（ＰＤＰ）
３２ Ｘ電極駆動回路
３３ Ｙ電極駆動回路
３４ アドレス電極駆動回路
３５ Ｘ電極
３６ Ｙ電極
３７ アドレス電極
１０１ 半導体装置
１０２ 基板
１０３ 絶縁層
１０４ 半導体層
１０５Ｕ トレンチ絶縁分離部
１０６、１０６ａ、１０６ｂ 素子形成領域
１０７ 素子形成外領域
１０８Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
１０８Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
１０９ コンタクト
１１０ 素子分離
１１１ 絶縁膜
１１２ｎ、１１２ｐ 拡散層
１１３ｎ、１１３ｐ 拡散層
１１４ ゲート電極
１１８ｇ、１１８ｕ、１１８ｖ ライン
１１９ｇ、１１９ｇｃ、１１９ｏ、１１９ｖｃ、１１９ｕ パッド
１２７ 金属配線
２０１ 半導体装置
２０２ 基板
２０３ 絶縁層
２０４ 半導体層
２０５Ｕ トレンチ絶縁分離部
２０６、２０６ａ、２０６ｂ 素子形成領域
２０７ 素子形成外領域
２０８Ｑｐ バイポーラトランジスタ
２０８Ｒ 抵抗
２０９ コンタクト
２１０ 素子分離
２１１ 絶縁膜
２１２ｎ、２１２ｐ 拡散層
２１３ｎ、２１３ｐ 拡散層
２１８ｇ、２１８ｕ、２１８ｖ ライン
２１９ｂ、２１９ｅ、２１９ｇ、２１９ｒｌ、２１９ｒｈ、２１９ｕ、２１９ｖｄ パッド
２２７ 金属配線
３０１ 半導体装置
３０２ 基板
３０３ 絶縁層
３０４ 半導体層
３０５Ｕ トレンチ絶縁分離部
３０６ 素子形成領域
３０７ 素子形成外領域
３０８Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
３０８Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
３１２ｎ、３１２ｐ 拡散層
３１４ ゲート電極
３１９ｇ、３１９ｖｃ パッド

Claims (20)

1. 基板と、前記基板上の絶縁層と、前記絶縁層上の半導体層からなるＳＯＩ基板を有する半導体装置であって、
   前記ＳＯＩ基板は、第１および第２領域を有し、
   前記第1領域中には、能動素子が形成され、
   前記第1領域は、前記半導体層の表面から前記絶縁層に達するトレンチ絶縁分離部によって前記第２領域と電気的に分離され、
   前記第1領域内の前記半導体層には、第１固定電位を給電するための第1給電領域を有し、
   前記第２領域内の前記半導体層には、前記第１固定電位と異なる第２固定電位を給電するための第２給電領域を有し、
   前記第１および第２給電領域の間に前記トレンチ絶縁分離部が存在することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１給電領域を介して前記第１領域側の前記トレンチ絶縁分離部の側壁に前記第１固定電位が給電され、
   前記第２給電領域を介して前記第２領域側の前記トレンチ絶縁分離部の側壁に前記第２固定電位が給電されることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１および第２給電領域の間の前記トレンチ絶縁分離部に対し、電圧が印加可能であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第２領域内には、能動素子が形成されていないことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１給電領域に接続する第１パッドと、第２給電領域に接続する第２パッドとが、独立に形成されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１領域には、１または複数のＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１領域には、１または複数のＬＤＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１領域には、１または複数のバイポーラトランジスタが形成されていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記半導体装置はＰＤＰのスキャンドライバもしくはアドレスドライバに適用されることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記能動素子の素子耐圧は１０Ｖ以上であることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    前記トレンチ絶縁分離部の幅は２μｍ以下であることを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、
    前記トレンチ絶縁分離部はシリコンを含んだ酸化物、またはシリコンを含んだ窒化物からなることを特徴とする半導体装置。
13. 請求項５記載の半導体装置において、
    前記第１パッドと第２パッド間は、
    電気的に接続されていない、または、
    ダイオードもしくは抵抗により接続されていることを特徴とする半導体装置。
14. 請求項５記載の半導体装置において、
    前記半導体装置は実装基板に実装可能であり、
    前記実装基板に実装された時、前記実装基板内の配線を介し、前記第１パッドと第２パッドとが電気的に接続されることを特徴とする半導体装置。
15. 基板と、前記基板上の絶縁層と、前記絶縁層上の半導体層からなるＳＯＩ基板を有する半導体装置の製造方法であって、
    前記ＳＯＩ基板は、第１および第２領域を有し、
    前記第1領域中には１または複数の能動素子が形成され、
    前記第1領域は、前記半導体層の表面から前記絶縁層に達するトレンチ絶縁分離部によって前記第２領域と電気的に分離され、
    前記第1領域内の前記半導体層には、第１固定電位を給電するための複数の第1給電領域を有し、
    前記第２領域内の前記半導体層には、第１固定電位と異なる第２電位を給電するための第２給電領域を有し、
    前記第１給電領域に接続された第１パッドと第２給電領域に接続された第２パッドが形成された前記半導体装置に対し、
    前記第１パッドに前記第１固定電位を給電し、
    前記第２パッドに前記第２固定電位を給電し、
    前記第１固定電位と、前記第２固定電位との差電圧を、前記トレンチ絶縁分離部に一定時間印加する工程を有することを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記第１領域には、１または複数のＭＩＳＦＥＴが形成されており、
    前記差電圧は、前記ＭＩＳＦＥＴの素子耐圧以上であることを特徴とする半導体装置の製造方法。
17. 請求項１５記載の半導体装置の製造方法において、
    前記第１領域には、１または複数のＬＤＭＩＳＦＥＴが形成されており、
    前記差電圧は、前記ＬＤＭＩＳＦＥＴの素子耐圧以上であることを特徴とする半導体装置の製造方法。
18. 請求項１５記載の半導体装置の製造方法において、
    前記第１領域には、１または複数のバイポーラトランジスタが形成されており、
    前記差電圧は、前記バイポーラトランジスタの素子耐圧以上であることを特徴とする半導体装置の製造方法。
19. 請求項１５記載の半導体装置の製造方法において、
    前記工程後、前記能動素子の動作試験または機能試験を行うことを特徴とする半導体装置の製造方法。
20. 請求項１５記載の半導体装置の製造方法において、
    前記工程後、前記半導体装置を実装基板に実装し、前記第１パッドと前記第２パッドとを、前記実装基板内の配線を介して電気的に接続することを特徴とする半導体装置の製造方法。

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