JP2008235437A - 半導体装置、及び半導体装置のテスト方法 - Google Patents

Abstract

【課題】本発明によれば、高品質な半導体装置を提供することにある。
【解決手段】本発明による半導体装置１００は、Ｐ型ウェル９とＰ型ウェル９上に形成されるＮ型拡散層２とを備える半導体素子３０と、Ｎ型ウェル８上に形成されるＰ型拡散抵抗４０とを具備する。Ｐ型拡散抵抗４０の一端１０は、外部端子４００に接続される。又、Ｐ型拡散抵抗４０の他端５０は、Ｎ型ウェル８とＮ型拡散層２とに電気的に接続される。
【選択図】図７

Description

本発明は、半導体装置、及び半導体装置のテスト方法に関し、特に、高品質が要求される半導体装置、及びスクリーニングにおけるストレス加速試験に関する。

近年、半導体装置の用途が多様化する中、車載用、医療用、宇宙開発用の半導体装置は、その特性上、高品質、高信頼性が要求される。このため、製品出荷前にスクリーニングによって初期不良品や偶発不良品は選別されて除去される。スクリーニングには、製造工程においてストレスを加えずに行う外観検査と、製造後の製品に劣化や損傷を生じない程度のストレスを与えて存在不良品を劣化させて除去する加速試験（エージング）がある。上述のような高品質が求められる半導体製品には、製造後に行われるストレス加速試験が特に重要である。

例えば、図１に示すように、製品パッケージ６００内の隣接するリード線３００及び３０１上、又はその近傍に導電性屑５００が存在する場合がある。製品パッケージ封入時に、導電性屑５００がリード線３００及び３０１の両方に接触していなくても、製品の利用環境（例えば振動、温度、高電圧印加）によっては、導電性屑５００がリード線３００及び３０１を短絡させ、製品に不具合を生じさせることがある。製造後に行われるストレス加速試験は、このような導電性屑５００による短絡性不良を事前に顕在化させることができる。ここでは、相互に隣接するリード線３００、３０１に接続する外部端子４００、４０１に通常使用電圧よりも高い電圧を印加することによって、かろうじて短絡に至っていなかったリード線と導電性屑５００とを短絡状態にし、後の電気的特性試験によって不良品を検出することができる。

特開平４−１７１９８３号公報 特開平２−７０２２９号公報

しかし、従来技術による半導体装置では、ストレス加速試験において印加される電圧値は、外部端子に接続するバッファ等の素子耐圧によって制限される。このため、充分なストレス加速が実現できず、不良原因となる導電性屑５００による短絡を顕在化することができない場合がある。ここで、従来技術による半導体装置に対してストレス加速（ストレス＝電圧値）試験を行う場合について、その問題点を説明する。

従来技術による半導体装置の一例として特開平４−１７１９８３号公報に記載の半導体装置がある（特許文献１参照）。特許文献１には、製品端子（外部端子）と入力バッファとの間に静電耐量向上のためのＮ型拡散抵抗が設けられた半導体装置が記載されている。図２に、特許文献１に記載の半導体装置の入出力部の構成を示す。ここで、端子１２及び１３は、図１に示すパッド２０１及び２０２を介して外部端子４００及び４０１に接続されているものとする。半導体チップ１００のストレス加速検査が行われる際、外部端子４００に低電圧、外部端子４０１に高電圧が印加される。

図２を参照して、特許文献１に記載の半導体装置は、端子１２と、図示しない入力回路との間にＮ型拡散抵抗４２を備える。Ｎ型拡散抵抗４２の一端には、ＮＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３２のドレインが接続される。又、ＮＭＯＳトランジスタ３２のソースはＧＮＤ端子２２を介して接地される。

図３は、図２における端子１２からＮ型拡散抵抗４２を介してＮＭＯＳトランジスタ３２までの構造を示す断面図である。従来技術によるＮ型拡散抵抗４２及びＮＭＯＳトランジスタ３２は、Ｐサブ９２上のＰウェル１０９上に形成される。Ｎ型拡散抵抗４２とＮＭＯＳトランジスタ３２は、素子分離領域１０６ａによって分離される。Ｎ型拡散抵抗４２の一端は、電極１０７ａを介して端子１２に接続され、他端は、電極１０７ｂ、１０７ｃを介してＮＭＯＳトランジスタ３２のドレイン拡散領域１０２に接続される。ＮＭＯＳトランジスタ３２は、ポリシリコンゲート１０１と、Ｎ型拡散層のドレイン拡散領域１０２及びソース拡散領域１０３とを備える。ソース拡散領域１０３は、電極１０７ｄを介してＧＮＤ端子２２に接続され、０Ｖが供給される。又、Ｐウェル１０９は、ＮＭＯＳトランジスタ３２と素子分離領域１０６ｂによって分離されたＰ型拡散層１０４を備える。Ｐ型拡散層１０４は、電極１０７ｅを介してＧＮＤ端子２２に接続され、Ｐウェル１０９に０Ｖを供給する。

端子１３からＮ型拡散抵抗４３を介してＮＭＯＳトランジスタ３３までの構造も図３と同様である。このような構成の半導体装置の端子１２、１３のそれぞれに、例えば−６Ｖ、＋６Ｖの電圧を印加してストレス加速試験を実施すると、０Ｖが印加されるＰウェル１０９と、−６Ｖが印加されるＮ型拡散抵抗４２によって順方向に電圧が印加された寄生ダイオードが形成される。このため、端子１２からリード線３００に大電流が流れてしまい、エレクトロマイグレーションによって半導体チップ内部のアルミ配線が断線する可能性がある。このような大電流を流さずにストレス加速試験を実施するためには、端子１２に印加する電圧値の絶対値を小さくする必要がある。すなわち、特許文献１に記載の半導体装置に対しストレス加速試験を行う場合、端子１２、１３間（外部端子４００、４０１間）に印加する電位差を小さく制限する必要がある。

一方、特開平２−７０２２９号公報には、製品端子（外部端子）と入力バッファとの間に、外部サージ耐量向上のためのＰ型拡散抵抗が設けられた半導体装置が記載されている（特許文献２参照）。図４に、特許文献２に記載の半導体装置の入出力部の構成を示す。ここで、端子１３及び１４は、図１に示すパッド２０１及び２０２を介して外部端子４００及び４０１に接続されているものとする。半導体チップ１００のストレス加速検査が行われる際、外部端子４００に低電圧、外部端子４０１に高電圧が印加される。

図４を参照して、特許文献２に記載の半導体装置は、端子１４と、図示しない入力回路との間にＰ型拡散抵抗４４を備える。Ｐ型拡散抵抗４４の一端には、入力保護ダイオード３４及び６４が接続される。又、入力保護ダイオード３４のアノードはＧＮＤ端子２４を介して接地される。入力保護ダイオード６４のカソードはＶＤＤ端子７４を介して電源ＶＤＤ（＋６Ｖ）に接続される。

図５は、図４における端子１４からＰ型拡散抵抗４４を介して入力保護ダイオード３４までの構造を示す断面図である。従来技術によるＰ型拡散抵抗４４は、Ｐサブ９４上のＮウェル２０８上に形成される。又、入力保護ダイオード３４は、Ｐサブ９４上のＰウェル２０９上に形成される。Ｎウェル２０８は、Ｐ型拡散抵抗４４と素子分離領域２０６ａによって分離されたＮ型拡散層２０４を備える。Ｎ型拡散層２０４は、電極２０７ｃを介してＶＤＤ端子７４に接続され、Ｎウェル２０８に＋６Ｖを供給する。Ｎ型拡散層２０４と入力保護ダイオード３４は、素子分離領域２０６ｂによって分離される。Ｐ型拡散抵抗４４の一端は、電極２０７ａを介して端子１４に接続され、他端は、電極２０７ｂ、２０７ｄを介して入力保護ダイオード３４を形成するＮ型拡散層２０１に接続される。入力保護ダイオード３４は、Ｎ型拡散層２０１とＰウェル２０９とから形成される。Ｐウェル２０９は、Ｎ型拡散層２０１と素子分離領域２０６ｃによって分離されたＰ型拡散層２０５を備える。Ｐ型拡散層２０５は、電極２０７ｆを介してＧＮＤ端子２４に接続され、Ｐウェル２０９に０Ｖを供給する。

端子１５からＰ型拡散抵抗４５を介して入力保護ダイオード３５までの構造も図５と同様である。このような構成の半導体装置の端子１４、１５のそれぞれに、例えば−６Ｖ、＋６Ｖの電圧を印加してストレス加速試験を実施すると、端子１４からＰ型拡散抵抗４４に印加された−６ＶとＰ型拡散層２０４を介してＮウェル２０８に印加された＋６ＶとによってＰ型拡散抵抗４４とＮウェル２０８との境界に１２Ｖの電位差が生じる。このため、素子耐圧が１２Ｖより小さい素子は破壊される。このため、特許文献２に記載の半導体装置に対してストレス加速試験を行うためには、素子耐圧を超えないような電圧を印加する必要がある。

以上のように、従来技術においてストレス加速試験を行う際、隣接するリード線に印加する電圧値は、大電流発生に起因するエレクトロマイグレーションや、入出力部における素子耐圧等を考慮した値に設定される必要がある。このように従来技術では、ストレス加速試験における電圧値が低い値に制限されるため、高電圧では検出可能な導電性屑５００による短絡不良が、顕在化しない可能性がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置（１００）は、Ｐ型ウェル（９）とＰ型ウェル（９）上に形成されるＮ型拡散層（２）とを備える半導体素子（３０）と、Ｎ型ウェル（８）上に形成されるＰ型拡散抵抗（４０）とを具備する。Ｐ型拡散抵抗（４０）の一端（１０）は、外部端子（４００）に接続される。又、Ｐ型拡散抵抗（４０）の他端（５０）は、Ｎ型ウェル（８）とＮ型拡散層（２）とに電気的に接続される。このような構成により、Ｐ型拡散抵抗（４０）とＮ型ウェル（８）によって形成されるダイオード（８０）には逆方向の電圧が印加されることとなる。又、Ｎ型ウェル（８）とＮ型拡散層（２）は電気的に接続されているため、Ｎ型ウェル（８）の電位は、半導体素子（３０）に供給される電圧によって制御される。このため、Ｐ型拡散層（４０）とＮ型ウェル（８）との間の電位差は大きくならず素子破壊が抑制され得る。

半導体装置（１００）は、外部端子（４００）に接続される電極パッド（２０１〜２０ｎ）を更に具備することが好ましい。この場合、Ｐ型拡散抵抗（４０）の一端（１０）は電極パッド（２０１）を介して外部端子（４００）に接続される。

又、本発明に係る半導体素子は、Ｎ型ＭＯＳトランジスタ（３０）であることが好ましい。この場合、Ｎ型ＭＯＳトランジスタ（３０）のドレイン（２）は、Ｐ型拡散抵抗（４０）の他端（５０）又は一端（１０）に電気的に接続される。

あるいは、本発明に係る半導体素子は入力保護ダイオードであることが好ましい。この場合、入力保護ダイオードの一端（例えばカソード）は、Ｐ型拡散抵抗の他端（５０）に電気的に接続される。

本発明による半導体装置（１００）に対し、ストレス加速試験が行われる場合、Ｐ型ウェル（９）にＧＮＤ電位（例えば０Ｖ）が供給され、Ｐ型拡散抵抗（４０）の一端（１０）には、ＧＮＤ電位より低い第１電位（例えば、半導体装置（１００）の素子耐圧である−６Ｖ）が供給されることが好ましい。

この場合、外部端子（４００）は、第１リード線（２０１）を介してＰ型拡散抵抗（４０）の一端（１０）に第１電位（例えば−６Ｖ）を供給することが好ましい。他の外部端子（４０１）は、第１リード線（３００）に少なくとも一部が隣接する第２リード線（３０１）を介して、ＧＮＤ電位より高い第２電位（例えば半導体装置（１００）の素子耐圧である＋６Ｖ）を他のＰ型拡散抵抗（４１）の一端（１１）に供給することが好ましい。

このように、少なくとも一部が隣接する２つのリード線（３００、３０１）に対し、出力バッファを備える半導体装置（１００）の耐圧電圧より大きい電圧を印加することで、リード線（３００、３０１）の近傍に存在する導電性屑（５００）とリード線（３００、３０１）とを短絡させることができる。

本発明によれば、高品質な半導体装置を提供することができる。

又、信頼性の高いスクリーニングを行うことができる。

以下、添付図面を参照して、本発明による半導体装置、及び半導体装置のテスト方法の実施の形態を説明する。本発明による半導体装置は、図１に示される半導体チップ１００としてパッケージ６００内に収容される。半導体チップ１００は、複数のパッド２０１〜２０ｎを有する。複数のパッド２０１〜２０ｎのそれぞれは、リード線やボンディングワイヤによって外部端子に接続される。本発明によるストレス加速試験では、少なくとも一部が隣接するリード線３００、３０１に接続する外部端子４００、４０１に対して素子耐圧以上の電圧が印加される。これによって、リード線３００、３０１を短絡させる可能性のある導電性屑５００を強制的に短絡させ、導電性屑５００による短絡性不良を顕在化させる。ここで、リード線３００、３０１はパッド２０１、２０２に接続される。図１では、パッド２０１とパッド２０２は隣接して設けられているが、これに限らず、パッド２０１とパッド２０２との間に他のパッドが設けられていても構わない。又、外部端子４００、４０１も隣接して設けられていても、隣接していなくてもどちらでも良い。

１．第１の実施の形態
図６及び図７を参照して、本発明による半導体装置の第１の実施の形態を説明する。図６は、本発明による半導体装置の第１の実施の形態における入出力部の構成を示す回路図である。端子１０及び１１は、図１に示すパッド２０１及び２０２を介して外部端子４００及び４０１に接続される。

（構成）
図６を参照して、本発明による半導体装置は、端子１０と入力回路（図示なし）との間設けられるＰ型拡散抵抗４０と、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ６０を有する出力バッファを備える。Ｐ型拡散抵抗４０の一端は端子１０に接続され、他端はノード５０を介してＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ６０のドレインに接続される。又、ＮＭＯＳトランジスタ３０のソースはＧＮＤ端子２０を介して接地され、ＰＭＯＳトランジスタ６０のソースは、ＶＤＤ端子７０を介して電源ＶＤＤ（＋６Ｖ）に接続される。又、端末１０には、外部端子４００から−６Ｖが供給される。又、半導体装置は、端子１１に接続されるＰ型拡散抵抗４１、ＮＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ６１を備える。Ｐ型拡散抵抗４１の一端は端子１１に接続され、他端はノード５１を介してＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ６１のドレインが接続される。又、ＮＭＯＳトランジスタ３１のソースはＧＮＤ端子２１を介して接地され、ＰＭＯＳトランジスタ６１のソースは、ＶＤＤ端子７１を介して電源ＶＤＤ（＋６Ｖ）に接続される。ここで、ＶＤＤ端子７０、７１には、半導体装置（半導体チップ１００）の製品電源が接続されているものとする。

図７は、図６における端子１０からＰ型拡散抵抗４０を介してＮＭＯＳトランジスタ３０までの構造を示す断面図である。本発明に係るＰ型拡散抵抗４０は、Ｐサブ９０上のＮウェル８上に形成される。又、ＮＭＯＳトランジスタ３０は、Ｐサブ９０上のＰウェル９上に形成される。Ｎウェル８上には、Ｎ型拡散層５が形成される。Ｐ型拡散抵抗４０とＮ型拡散層５とは素子分離領域６ａによって分離される。ＮＭＯＳトランジスタ３０は、ポリシリコンゲート１と、Ｎ型拡散層のドレイン拡散領域２及びソース拡散領域３とを備える。ソース拡散領域３は、電極７ｅを介してＧＮＤ端子２０に接続され、０Ｖが供給される。Ｐ型拡散抵抗４０の一端は、電極７ａを介して端子１０に接続され、他端は、電極７ｂ及びノード５０を介して、電極７ｃ及び電極７ｄに接続される。電極７ｃは、ノード５０における電位をＮ型拡散層５を介してＮウェル８に供給する。電極７ｄはドレイン拡散領域２とＰ型拡散抵抗４０の他端とを電気的に接続する。又、Ｐウェル９上にはＧＮＤ端子２０に接地するためのＰ型拡散層４が形成される。Ｐ型拡散層４は、電極７ｆを介してＧＮＤ端子２０に接続され、Ｐウェル９に０Ｖを供給する。ＮＭＯＳトランジスタ３０とＰ型拡散層４とは、素子分離領域６ｃによって分離される。尚、端子１１からＰ型拡散抵抗４１を介してＮＭＯＳトランジスタ３１までの構造は、図７と同様であるので説明を省略する。

ＮＭＯＳトランジスタ３０がＯＦＦ状態の場合、ノード５０、すなわちＮウェル８には、Ｐウェル９とドレイン拡散領域２によって形成される寄生ダイオードによる電圧Ｖ_ｆが供給される。あるいは、ＮＭＯＳトランジスタ３０がＯＮ状態の場合、Ｎウェル８には０Ｖが供給される。Ｖ_ｆは０に近い値であるため、ＮＭＯＳトランジスタ３０がＯＮ状態、ＯＦＦ状態に関わらずＮウェル８とＰ型拡散抵抗４０との間の電位差は、約６Ｖとなる。このため、Ｎウェル８とＰ型拡散抵抗４０との間の素子耐圧が±６Ｖである場合、端子１０に−６Ｖを印加しても、従来技術のように素子破壊が起きることはない。又、Ｐ型拡散抵抗４０とＮウェル８とによって寄生ダイオード８０が形成されるが、この寄生ダイオード８０には逆方向の電圧が印加されるため、従来技術のような大電流の発生はない。更に、ＧＮＤ端子２０から端子１０へと流れる電流は、Ｐ型拡散抵抗４０を介して流れるため、Ｐ型拡散抵抗４０を適切な抵抗値に設定すれば、大電流を防止することができる。例えばＰ型拡散抵抗４０は、１００Ω以上に設定されることが好ましい。外部端子４００に−６Ｖの電圧が印加される場合、６Ｖ÷１００Ω＝６０ｍＡの電流が流れる。この電流が出力バッファから外部端子４００までの間に流れてもエレクトロマイグレーションが問題にならない程度にアルミ配線幅を設定することが好ましい。すなわち、Ｐ型拡散抵抗４０によって、出力バッファから外部端子４００に流れる電流を制御することができ、アルミ配線のエレクトロマイグレーションを防止することができる。

（テスト方法）
次に、本発明による半導体装置に対するストレス加速試験方法の実施の形態を説明する。図１を参照して、少なくとも一部が隣接するリード線３００、３０１上に存在する導電性屑５００を除去するためのストレス加速試験について説明する。ここでは、ストレス加速試験によって、外部端子４００、４０１に出力バッファの素子耐圧以上の電圧が供給されることで、リード線３００及び３０１の近傍に存在する導電性屑５００はリード線３００及び３０１と短絡状態となる。そして、その後のリークテストによってリード線３００、３０１の短絡の有無が検査され、導電性屑５００による短絡性不良を検出することができる。

先ず、製品電源電圧（電源電圧ＶＤＤ）として、ＧＮＤレベル（ここでは０Ｖ）に対して製品耐圧程度の電圧（ここでは６Ｖ）が供給される。次に製品（半導体チップ１００）を動作させることにより出力バッファ（ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ６０）をＯＦＦ状態にする。これにより出力バッファから端子１１に流れる不要な電流を防止することができる。ただし、ＮＭＯＳトランジスタ３０についてはＯＮ状態で試験されても構わない。次に、外部端子４００に−６Ｖ、外部端子４０１に６Ｖが印加されてストレス加速試験が行われる。本発明によれば、ストレス加速試験において外部端子間（リード線間）に印加可能な電位差は１２Ｖと高電圧であるため、リード線３００及び３０１上、又は近傍にある導電性屑５００による短絡性不良を従来技術よりも効果的に顕在化して検出することができる。

又、上述の高電圧を印加するストレス加速試験の後、外部端子４００、４０１間（リード線３００、３０１間）が短絡していないかどうかの試験が行われる。

本発明による半導体装置は、出力バッファと外部端子４００との間に抵抗素子（Ｐ型拡散抵抗４０）が設けられている構成である。このため、通常使用電圧範囲であれば、出力バッファは問題なく動作する。

２．第２の実施の形態
図８を参照して、本発明による半導体装置の第２の実施の形態を説明する。第２の実施の形態における半導体装置では、出力バッファであるＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ６０との間に、Ｐ型拡散抵抗４０が設けられる。図８を参照して、出力バッファを形成するＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ６０との間にＰ型拡散抵抗４０とポリシリコン抵抗７００とが直列に接続される。ここで端子１０からＰ型拡散抵抗４０を介してＮＭＯＳトランジスタ３０までの構造は、第１の実施の形態と同様である。ただし、第２の実施の形態では、Ｐ型拡散抵抗４０とＮＭＯＳトランジスタ３０のドレイン拡散層２とを接続する電極７ｃ及び７ｄは、ポリシリコンで形成される。このような構成により、第１の実施の形態と同様に、端子１０及び１１に素子耐圧以上の電位差を印加することができる。

以上のように、本発明によれば、パッケージ絶縁物内で隣接するリード線やボンディングワイヤに対し、高電圧を印加することができる。これにより、従来技術では検出できなかったパッケージ内に内在するショート性不良を検出することが可能となる。又、外部端子と出力バッファとの間に流れる電流をＰ型拡散抵抗４０によって制御することができるため、ストレス加速試験に起因するエレクトロマイグレーションを抑制することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、出力バッファ（ＮＭＯＳトランジスタ３０）と端子１０との間にＰ型拡散抵抗４０を挿入した構成について説明したが、入力保護ダイオードと端子１０との間にＰ型拡散抵抗４０を挿入した形態でも良い。この場合、半導体装置には、ＮＭＯＳトランジスタ３０に替えて、電極を介してノード５０に接続するＮ型拡散層とＰウェル９とから形成される入力保護ダイオードが設けられる。又、第１の実施の形態において、ＮＭＯＳトランジスタ３０のドレインとＰ型拡散抵抗４０との間にポリシリコン抵抗が設けられていても良い。

図１は、ストレス加速試験が行われる半導体製品の構成を示す平面図である。 図２は、従来技術による半導体装置の入出力部の構成を示す回路図である。 図３は、従来技術による半導体装置の入出力部の構成を示す断面図である。 図４は、従来技術による半導体装置の入出力部の構成を示す回路図である。 図５は、従来技術による半導体装置の入出力部の構成を示す断面図である。 図６は、本発明による半導体装置の入出力部の第１の実施の形態における構成を示す回路図である。 図７は、本発明による半導体装置の入出力部の実施の形態における構成を示す断面図である。 図８は、本発明による半導体装置の入出力部の第２の実施の形態における構成を示す回路図である。

符号の説明

１０、１１：端子
２０、２１：ＧＮＤ端子
３０、３１：Ｎチャネル型ＭＯＳトランジスタ
４０、４１：Ｐ型拡散抵抗
５０、５１：ノード
６０、６１：Ｐチャネル型ＭＯＳトランジスタ
７０、７１：ＶＤＤ端子
８０、８１：寄生ダイオード
９０：Ｐサブ
１：ポリシリコンゲート
２：ドレイン拡散層
３：ソース拡散層
４：Ｐ型拡散層
５：Ｎ型拡散層
６ａ〜６ｃ：素子分離領域
７ａ〜７ｆ：電極
８：Ｎウェル
９：Ｐウェル
１００：半導体チップ
２０１〜２０ｎ：パッド
３００、３０１：リード線
４００、４０１：外部端子
５００：導電性屑
６００：パッケージ
７００、７０１：ポリシリコン抵抗

Claims (10)

1. Ｐ型ウェルと、前記Ｐ型ウェル上に形成されるＮ型拡散層とを備える半導体素子と、
   Ｎ型ウェル上に形成されるＰ型拡散抵抗と、
   を具備し、
   前記Ｐ型拡散抵抗の一端は、外部端子に接続され、
   前記Ｐ型拡散抵抗の他端は、前記Ｎ型ウェルと前記Ｎ型拡散層とに電気的に接続される
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記外部端子に接続される電極パッドを更に具備し、
   前記Ｐ型拡散抵抗の一端は前記電極パッドを介して前記外部端子に接続される
   半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記半導体素子は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、
   前記Ｎチャネル型ＭＯＳトランジスタのドレインは、前記Ｐ型拡散抵抗の他端に電気的に接続される
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記ＮチャネルＭＯＳトランジスタとともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタを更に具備し、
   前記Ｐチャネル型ＭＯＳトランジスタのドレインは、前記Ｐ型拡散抵抗の一端に電気的に接続される
   半導体装置。
5. 請求項３に記載の半導体装置において、
   前記Ｎチャネル型ＭＯＳトランジスタとともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタを更に具備し、
   前記Ｐチャネル型ＭＯＳトランジスタのドレインは、前記Ｐ型拡散抵抗の他端に電気的に接続される
   半導体装置。
6. 請求項１又は２に記載の半導体装置において、
   前記半導体素子は入力保護ダイオードであり、
   前記入力保護ダイオードの一端は、前記Ｐ型拡散抵抗の他端に電気的に接続される
   半導体装置。
7. 請求項１から６いずれか１項に記載の半導体装置において、
   前記Ｐ型ウェルにはＧＮＤ電位が供給され、
   前記Ｐ型拡散抵抗の一端には、前記ＧＮＤ電位より低い第１電位が供給される
   半導体装置。
8. 前記外部端子は、第１リード線を介して前記Ｐ型拡散抵抗の一端に前記第１電位を供給し、
   他の外部端子は、前記第１リード線に少なくとも一部が隣接する第２リード線を介して、前記ＧＮＤ電位より高い第２電位を他のＰ型拡散抵抗の一端に供給する
   半導体装置。
9. 請求項３から８いずれか１項に記載の半導体装置において、
   前記Ｎ型ＭＯＳトランジスタのドレインは、ポリシリコン抵抗を介して前記Ｐ型拡散抵抗の他端に電気的に接続される
   半導体装置。
10. 出力バッファに含まれるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタをオフ状態にするステップと、
    少なくとも一部が隣接する２つのリード線に対し、前記リード線に接続される素子の素子耐圧より大きい電圧を印加するステップと、
    を具備する半導体装置のテスト方法。

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