JPH02288366A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02288366A JPH02288366A JP10957989A JP10957989A JPH02288366A JP H02288366 A JPH02288366 A JP H02288366A JP 10957989 A JP10957989 A JP 10957989A JP 10957989 A JP10957989 A JP 10957989A JP H02288366 A JPH02288366 A JP H02288366A
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- 238000012360 testing method Methods 0.000 claims description 22
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
- G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置においてゲート保護の向上を狙った
回路構成に関するものである。
回路構成に関するものである。
ＭＯ３構造の半導体装置においては、酸化膜の絶縁抵抗
が非常に高く、膜厚が数１００〜１０００人程度である
から、例えばＩＯＶの電圧がかかったとするとその電界
強度は数メガＶ／ｃｍにもなる。
が非常に高く、膜厚が数１００〜１０００人程度である
から、例えばＩＯＶの電圧がかかったとするとその電界
強度は数メガＶ／ｃｍにもなる。
ところが素子の取扱い中に衣服などとの摩擦によって、
瞬間時に１００ＯＶ以上の電圧がゲートに加わることが
あり、絶縁破壊を起こす。従って、ピンホール数や誘電
率の改善などにより酸化膜質を高めで破壊耐圧を上げる
ほか、保護回路を内蔵する方法がとられている。保護回
路としては第７図に示すツェナ・ダイオードによるもの
が知られている。第７図において、ゲート端子に静電気
や過電圧等のサージ電圧が印加されると、ツェナ・３、
発明の詳細な説明 ダイオード２がブレークダウンすることによりこのサー
ジ電圧が吸収され、パワーＭＯ３ＦＥＴＩのゲート酸化
膜の破壊が防止できる。第４図において、ツェナ・ダイ
オードの降伏電圧は±２０Ｖ程度にされている。
瞬間時に１００ＯＶ以上の電圧がゲートに加わることが
あり、絶縁破壊を起こす。従って、ピンホール数や誘電
率の改善などにより酸化膜質を高めで破壊耐圧を上げる
ほか、保護回路を内蔵する方法がとられている。保護回
路としては第７図に示すツェナ・ダイオードによるもの
が知られている。第７図において、ゲート端子に静電気
や過電圧等のサージ電圧が印加されると、ツェナ・３、
発明の詳細な説明 ダイオード２がブレークダウンすることによりこのサー
ジ電圧が吸収され、パワーＭＯ３ＦＥＴＩのゲート酸化
膜の破壊が防止できる。第４図において、ツェナ・ダイ
オードの降伏電圧は±２０Ｖ程度にされている。
〔発明が解決しようとする課題］
しかしながら、第７図に示すものにおいて、゛ツェナ・
ダイオード２によりツェナ降伏電圧以上あることを保障
されていたゲート酸化膜の耐圧が、膜質劣化によりツェ
ナ降伏電圧以下になることもある。そうすると、サージ
電圧によりツェナ・ダイオード２がブレークダウンする
前にゲート酸化膜が破壊されてしまう。
ダイオード２によりツェナ降伏電圧以上あることを保障
されていたゲート酸化膜の耐圧が、膜質劣化によりツェ
ナ降伏電圧以下になることもある。そうすると、サージ
電圧によりツェナ・ダイオード２がブレークダウンする
前にゲート酸化膜が破壊されてしまう。
上記点を考慮すると、充分な検査、スクリーニング試験
が必要となるが、第７図に示す回路構成では、検査、ス
クリーニング試験で保障される耐圧が、パワーＭＯ３Ｆ
ＥＴＩの実使用時にゲートに印加する電圧において保障
することができても、膜質劣化による耐圧低下を考慮し
たさらに高レベルでの耐圧を保障することができないと
いう問題がある。
が必要となるが、第７図に示す回路構成では、検査、ス
クリーニング試験で保障される耐圧が、パワーＭＯ３Ｆ
ＥＴＩの実使用時にゲートに印加する電圧において保障
することができても、膜質劣化による耐圧低下を考慮し
たさらに高レベルでの耐圧を保障することができないと
いう問題がある。
本発明は上記問題に鑑みてなされたもので、検査、スク
リーニング試験を充分に行うのに好適であり、膜質劣化
によって耐圧が低下することがあっても高レベルでゲー
ト酸化膜の耐圧を保障することのできる半導体装置を提
供することを目的とする。
リーニング試験を充分に行うのに好適であり、膜質劣化
によって耐圧が低下することがあっても高レベルでゲー
ト酸化膜の耐圧を保障することのできる半導体装置を提
供することを目的とする。
本発明は上記目的を達成するために、
半導体基板に形成されたゲート酸化膜を有する半導体素
子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を印
加するゲート端子上、 前記基板に形成され、かつ前記ゲート端子に接続されて
、前記半導体素子のゲートに所定値以上の高電圧が印加
されるのを防止する保護回路と、前記基板に形成され、
前記保護回路による前記ゲートへの高電圧印加防止作動
を禁止して前記駆動電圧よりも高レベルの検査電圧を前
記ゲートに印加させる検査電圧印加回路と を備えるという技術的手段を採用する。
子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を印
加するゲート端子上、 前記基板に形成され、かつ前記ゲート端子に接続されて
、前記半導体素子のゲートに所定値以上の高電圧が印加
されるのを防止する保護回路と、前記基板に形成され、
前記保護回路による前記ゲートへの高電圧印加防止作動
を禁止して前記駆動電圧よりも高レベルの検査電圧を前
記ゲートに印加させる検査電圧印加回路と を備えるという技術的手段を採用する。
上記構成においてその作用を説明する。
ゲート端子に駆動電圧が印加されることにより、半導体
基板に形成された半導体素子はゲートに電圧が印加され
駆動する。さらにその時において駆動電圧が所定値以上
の高電圧である時には保護回路によってゲート酸化膜は
保護される。一方、検査時には、検査電圧印加回路によ
って、前記保護回路による前記ゲートへの高電圧印加防
止作動を禁止して前記駆動電圧よりも高レベルの検査電
圧を前記ゲートに印加して、ゲート酸化膜の耐圧検査を
行う。
基板に形成された半導体素子はゲートに電圧が印加され
駆動する。さらにその時において駆動電圧が所定値以上
の高電圧である時には保護回路によってゲート酸化膜は
保護される。一方、検査時には、検査電圧印加回路によ
って、前記保護回路による前記ゲートへの高電圧印加防
止作動を禁止して前記駆動電圧よりも高レベルの検査電
圧を前記ゲートに印加して、ゲート酸化膜の耐圧検査を
行う。
以上述べたように本発明においては、保護回路を有する
半導体装置において、駆動電圧より高レベルの検査電圧
をゲートに印加してゲート酸化膜の耐圧検査をすること
ができる。その結果、前記ゲート酸化膜の膜質劣化に伴
う耐圧低下に対して前記ゲート酸化膜の耐圧を十分保障
することができるという優れた効果がある。
半導体装置において、駆動電圧より高レベルの検査電圧
をゲートに印加してゲート酸化膜の耐圧検査をすること
ができる。その結果、前記ゲート酸化膜の膜質劣化に伴
う耐圧低下に対して前記ゲート酸化膜の耐圧を十分保障
することができるという優れた効果がある。
以下本発明を図に示す実施例について説明する。
第１図は本発明の一実施例を示す半導体装置の構造図で
あり、同一半導体基板内にパワー（電力）部（本例にお
いてはパワーＭＯＳ Ｆ ＥＴ）およびパワー素子の保
護回路が作り込まれた構造となっている。第２図にその
電気的等価回路図を示す。
あり、同一半導体基板内にパワー（電力）部（本例にお
いてはパワーＭＯＳ Ｆ ＥＴ）およびパワー素子の保
護回路が作り込まれた構造となっている。第２図にその
電気的等価回路図を示す。
第１図、第２図において、ｌはパワ一部を形成するゲー
ト駆動型パワーＭＯ３ＦＥＴであり、ゲート酸化膜８上
に配設されたゲート電極９に電圧を印加することでその
動作が制御される。なお、ゲート酸化膜８およびゲート
電極９にてゲートを構成している。２はゲート酸化膜８
の破壊防止用のツェナ・ダイオード、３は入力保護用抵
抗、４はパワーＭＯ３ＦＥＴのゲートバイアス用抵抗、
６は第１ゲート端子、７は第２ゲート端子、８はゲート
酸化膜、９は多結晶シリコンからなるゲート電極、ｌＯ
はソース端子、１１はドレイン端子、１２は酸化膜５ｉ
Ｏｚ、１３は保護膜ＢＰＳＧ、１４はアルミ電極である
。
ト駆動型パワーＭＯ３ＦＥＴであり、ゲート酸化膜８上
に配設されたゲート電極９に電圧を印加することでその
動作が制御される。なお、ゲート酸化膜８およびゲート
電極９にてゲートを構成している。２はゲート酸化膜８
の破壊防止用のツェナ・ダイオード、３は入力保護用抵
抗、４はパワーＭＯ３ＦＥＴのゲートバイアス用抵抗、
６は第１ゲート端子、７は第２ゲート端子、８はゲート
酸化膜、９は多結晶シリコンからなるゲート電極、ｌＯ
はソース端子、１１はドレイン端子、１２は酸化膜５ｉ
Ｏｚ、１３は保護膜ＢＰＳＧ、１４はアルミ電極である
。
なお、保護回路はツェナ・ダイオード２であり、検査電
圧印加回路はツェナ・ダイオード５および抵抗４によっ
て構成され、それぞれ第１図において酸化膜１２上に、
多結晶Ｓｉを積みそこに作り込まれている。
圧印加回路はツェナ・ダイオード５および抵抗４によっ
て構成され、それぞれ第１図において酸化膜１２上に、
多結晶Ｓｉを積みそこに作り込まれている。
上記構成において、第１のゲート端子６にゲート電圧（
例えばバッテリ電圧１２■）の印加時においては、その
ゲート電圧のもとてパワーＭＯ３ＦＥＴＩが作動する。
例えばバッテリ電圧１２■）の印加時においては、その
ゲート電圧のもとてパワーＭＯ３ＦＥＴＩが作動する。
その作動時おいて、静電気。
過電圧等のサージがゲートに印加されるようなことがあ
ったとしても、ツェナ・ダイオード２によってサージは
吸収されゲート酸化膜の静電破壊は阻止される。また、
耐圧を保障するために行う検査時においては、ツェナ・
ダイオード５および抵抗４が設けられているために、第
１ゲート端子６に電圧を印加して検査するよりもツェナ
・ダイオード５の降伏電圧骨高いレベルまで、第２ゲー
ト端子７に電圧を印加して検査することができ、パワー
ＭＯ３ＦＥＴＩのゲート酸化膜の耐圧を高いレベルで保
障することができる。すなわち、この検査は、第２のゲ
ート端子７に所定の定電流（例えば１ｍＡ）を供給する
ことにより、ツェナ・ダイオード２．５それぞれの降伏
電圧の和をパワーＭＯ３ＦＥＴＩのゲート ソース間に
印加し、第２のゲート端子７とソース端子１０間にその
降伏電圧の和の値があられれた時は正常と判断され、そ
のゲート、ソース間のショート等により第２のゲート端
子７とソース端子１０間の電圧が０■となった時には異
常と判断されるようにして行なわれる。なお、検査時に
おいて、静電気等のサージが印加されてもツェナ・ダイ
オード２がブレークダウンすることによってゲート酸化
膜が保護できる。
ったとしても、ツェナ・ダイオード２によってサージは
吸収されゲート酸化膜の静電破壊は阻止される。また、
耐圧を保障するために行う検査時においては、ツェナ・
ダイオード５および抵抗４が設けられているために、第
１ゲート端子６に電圧を印加して検査するよりもツェナ
・ダイオード５の降伏電圧骨高いレベルまで、第２ゲー
ト端子７に電圧を印加して検査することができ、パワー
ＭＯ３ＦＥＴＩのゲート酸化膜の耐圧を高いレベルで保
障することができる。すなわち、この検査は、第２のゲ
ート端子７に所定の定電流（例えば１ｍＡ）を供給する
ことにより、ツェナ・ダイオード２．５それぞれの降伏
電圧の和をパワーＭＯ３ＦＥＴＩのゲート ソース間に
印加し、第２のゲート端子７とソース端子１０間にその
降伏電圧の和の値があられれた時は正常と判断され、そ
のゲート、ソース間のショート等により第２のゲート端
子７とソース端子１０間の電圧が０■となった時には異
常と判断されるようにして行なわれる。なお、検査時に
おいて、静電気等のサージが印加されてもツェナ・ダイ
オード２がブレークダウンすることによってゲート酸化
膜が保護できる。
なお、上記一実施例では、ｎチャネル型パワーＭＯ３Ｆ
ＥＴであったが、Ｐチャネル型であってもよい。
ＥＴであったが、Ｐチャネル型であってもよい。
また、上記実施例ではパワ一部にパワーＭＯ３ＦＥＴを
使用しているが、これに限ったものではなく、例えば絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のよう
なゲート駆動型の半導体装置においても適用可能である
。
使用しているが、これに限ったものではなく、例えば絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のよう
なゲート駆動型の半導体装置においても適用可能である
。
また、保護ダイオード２．５は順方向、逆方向を各々何
段か組合わせるようにしてもよい。
段か組合わせるようにしてもよい。
また、第３図に示すように耐圧回路を一段増設しく符号
４°、５’Ｌ端子７で耐圧検査を行い、半導体装置の駆
動時は使用条件に応じて、例えば駆動電圧が不安定で変
動が大きい時には端子７゛を、駆動電圧が安定している
時には端子６をという様にゲート端子を使い分けるよう
にしてもよい。
４°、５’Ｌ端子７で耐圧検査を行い、半導体装置の駆
動時は使用条件に応じて、例えば駆動電圧が不安定で変
動が大きい時には端子７゛を、駆動電圧が安定している
時には端子６をという様にゲート端子を使い分けるよう
にしてもよい。
さらに、検査電圧印加回路としてツェナ・ダイオードを
用いずにＭＯＳスイッチを用いて構成することもできる
。この実施例を第４図乃至第６図に示す。
用いずにＭＯＳスイッチを用いて構成することもできる
。この実施例を第４図乃至第６図に示す。
第４図に示す実施例においては、第７図に示す従来構成
のものに対し、ＭＯＳスイッチ１５、抵抗１６を設ける
とともに、第２のゲート端子７を設けたものである。こ
の実施例において、第１のゲート端子６へのゲート電圧
印加時にはＭＯＳスイッチ１５がＯＮＬ、第７図に示す
従来構成のものと同様に作動する。検査時においては、
第１のゲート端子６の電位を低下することによりＭＯＳ
スイッチ１５がオフし、第２のゲート端子７に上記ゲー
ト電圧より高い検査電圧を印加することにより第２図の
実施例と同様にパワーＭＯ５ＦＥＴｌの検査を行なうこ
とができる。
のものに対し、ＭＯＳスイッチ１５、抵抗１６を設ける
とともに、第２のゲート端子７を設けたものである。こ
の実施例において、第１のゲート端子６へのゲート電圧
印加時にはＭＯＳスイッチ１５がＯＮＬ、第７図に示す
従来構成のものと同様に作動する。検査時においては、
第１のゲート端子６の電位を低下することによりＭＯＳ
スイッチ１５がオフし、第２のゲート端子７に上記ゲー
ト電圧より高い検査電圧を印加することにより第２図の
実施例と同様にパワーＭＯ５ＦＥＴｌの検査を行なうこ
とができる。
また、第５図に示す実施例においては、ツェナ・ダイオ
ード２の作動を制御するＭＯＳスイッチ１７と抵抗１８
を設けたものである。この実施例において、第１のゲー
ト端子６へのゲート電圧印加時にはＭＯＳスイッチ１７
がオンし、ツェナ・ダイオード２による保護作動が行な
われるとともにパワーＭＯ５ＦＥＴＩの通常作動が行な
われる。
ード２の作動を制御するＭＯＳスイッチ１７と抵抗１８
を設けたものである。この実施例において、第１のゲー
ト端子６へのゲート電圧印加時にはＭＯＳスイッチ１７
がオンし、ツェナ・ダイオード２による保護作動が行な
われるとともにパワーＭＯ５ＦＥＴＩの通常作動が行な
われる。
また、検査時においては、第１のゲート端子６の電位を
低下することによりＭＯＳスイッチ１７がオフし、第２
のゲート端子７に上記した検査電圧を印加することによ
りパワーＭＯ３ＦＥＴＩの検査を行なうことができる。
低下することによりＭＯＳスイッチ１７がオフし、第２
のゲート端子７に上記した検査電圧を印加することによ
りパワーＭＯ３ＦＥＴＩの検査を行なうことができる。
また、この実施例に対し、第２のゲート端子７の代わり
に、破線で示す第２のゲート端子７′を設けるようにし
てもよい。
に、破線で示す第２のゲート端子７′を設けるようにし
てもよい。
この場合、通常使用時においては第２のゲート端子７°
の電位を高くしてＭＯＳスイッチ１７をオンさせ第１の
ゲート端子６へのゲート電圧の印加によりパワーＭＯ３
ＦＥＴＩを作動させ、検査時においては、第２のゲート
端子７゛の電位を低下してＭＯＳスイッチ１７をオフさ
せるようにし、第１のゲート端子６に検査電圧を印加し
てパワーＭＯＳＦＥＴＩの検査を行なうようにする。
の電位を高くしてＭＯＳスイッチ１７をオンさせ第１の
ゲート端子６へのゲート電圧の印加によりパワーＭＯ３
ＦＥＴＩを作動させ、検査時においては、第２のゲート
端子７゛の電位を低下してＭＯＳスイッチ１７をオフさ
せるようにし、第１のゲート端子６に検査電圧を印加し
てパワーＭＯＳＦＥＴＩの検査を行なうようにする。
さらに、第６図に示す実施例においては、第５図に示す
ものと同様にツェナ・ダイオード２の作動を制御するＰ
チャンネル型ＭＯＳスイッチ１８と抵抗１９を設けたも
のである。この実施例においても、第５図に示す第２の
ゲート端子７゛を設けたものと同様に、第２のゲート端
子７の電位を下げてＭＯＳスイッチ１８をオンして通常
作動させ、検査時においては、第２のゲート端子７の電
位を上げてＭＯＳスイッチ１日をオフし、第１のゲート
端子６に検査電圧を印加してパワーＭＯ３ＦＥＴＩの検
査を行なう。
ものと同様にツェナ・ダイオード２の作動を制御するＰ
チャンネル型ＭＯＳスイッチ１８と抵抗１９を設けたも
のである。この実施例においても、第５図に示す第２の
ゲート端子７゛を設けたものと同様に、第２のゲート端
子７の電位を下げてＭＯＳスイッチ１８をオンして通常
作動させ、検査時においては、第２のゲート端子７の電
位を上げてＭＯＳスイッチ１日をオフし、第１のゲート
端子６に検査電圧を印加してパワーＭＯ３ＦＥＴＩの検
査を行なう。
第１図は本発明一実施例を示す半導体装置の構造図、第
２図は第１図に示すものの等価回路図、第３図乃至第６
図は他の実施例を示す回路図、第７図は従来の半導体装
置によるものの等価回路図である。 １・・・パワーＭＯ３ＦＥＴ、２・・・ツェナ・ダイオ
ード、５・・・ツェナ・ダイオード、６・・・第１ゲー
ト端子、７・・・第２ゲート端子、８・・・ゲート酸化
膜。 ９・・・ゲート。
２図は第１図に示すものの等価回路図、第３図乃至第６
図は他の実施例を示す回路図、第７図は従来の半導体装
置によるものの等価回路図である。 １・・・パワーＭＯ３ＦＥＴ、２・・・ツェナ・ダイオ
ード、５・・・ツェナ・ダイオード、６・・・第１ゲー
ト端子、７・・・第２ゲート端子、８・・・ゲート酸化
膜。 ９・・・ゲート。
Claims (1)
- 【特許請求の範囲】 半導体基板に形成されたゲート酸化膜を有する半導体素
子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を印
加するゲート端子と、 前記基板に形成され、かつ前記ゲート端子に接続されて
、前記半導体素子のゲートに所定値以上の高電圧が印加
されるのを防止する保護回路と、前記基板に形成され、
前記保護回路による前記ゲートへの高電圧印加防止作動
を禁止して前記駆動電圧よりも高レベルの検査電圧を前
記ゲートに印加させる検査電圧印加回路と を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109579A JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109579A JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288366A true JPH02288366A (ja) | 1990-11-28 |
| JP2550703B2 JP2550703B2 (ja) | 1996-11-06 |
Family
ID=14513851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109579A Expired - Fee Related JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550703B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995010785A1 (de) * | 1993-10-13 | 1995-04-20 | Robert Bosch Gmbh | Anordnung zum prüfen eines gateoxids |
| US5502399A (en) * | 1993-06-23 | 1996-03-26 | Nippondenso Co., Ltd. | Power semiconductor device with a gate withstand-voltage test terminal |
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
| JP2008196885A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置およびそのテスト方法 |
| JP2011238690A (ja) * | 2010-05-07 | 2011-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013065759A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置 |
| JP2013513245A (ja) * | 2009-12-08 | 2013-04-18 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構成素子を備えた回路装置 |
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