JP2638571B2 - 半導体装置の入力保護装置 - Google Patents
半導体装置の入力保護装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力保護
装置に関し、特にバイポーラアクションを利用して半導
体素子に加わる静電ノイズを吸収するようにした保護素
子および抵抗と容量の時定数Ｒ・Ｃによる緩衝を利用し
た保護抵抗を有する入力保護装置に関する。
装置に関し、特にバイポーラアクションを利用して半導
体素子に加わる静電ノイズを吸収するようにした保護素
子および抵抗と容量の時定数Ｒ・Ｃによる緩衝を利用し
た保護抵抗を有する入力保護装置に関する。
【０００２】
【従来の技術】図７は従来の半導体装置の入力部の断面
模式図、図８（ａ）は図７における入力保護装置の平面
図、図８（ｂ）は図８（ａ）のＸ−Ｘ線断面図、図９は
図７に対応する回路図である。
模式図、図８（ａ）は図７における入力保護装置の平面
図、図８（ｂ）は図８（ａ）のＸ−Ｘ線断面図、図９は
図７に対応する回路図である。
【０００３】この従来の入力保護装置１００は、Ｐ型シ
リコン基板１上の層間絶縁膜１４を選択的に被覆する入
力信号パッド１５（ＩＮ）と、入力信号パッド１５（Ｉ
Ｎ）に接続されるとともに近接してＰ型シリコン基板の
表面部に選択的に形成された第１のＮ+ 型拡散層１１、
Ｎ+ 型拡散層１１と一定の間隔、例えば１．６μｍをお
いて並行する第２のＮ+ 型拡散層１２、前述の間隔部に
設けられ第１のＮ+ 型拡散層１１及び第２のＮ+ 型拡散
層１２とそれぞれ接合するＰ+ 型拡散層１３（チャネル
ストッパ４と連結している）並びに第２のＮ+ 型拡散層
１２に接続するＶＣＣ電源配線１５（ＶＣＣ）でなる第
１のバイポーラ保護素子ＮＰＮ１と、ＶＣＣ電源配線の
代りにＧＮＤ電源配線１５（ＧＮＤ）に接続される第２
のバイポーラ保護素子ＮＰＮ２と、Ｎウェル２と同時に
形成されるＮ型拡散層２ｒの表面部に選択的に設けられ
た一対のＮ+ 型拡散層１０ｒを有する入力保護抵抗Ｒ
（入力信号パッド１５（ＩＮ）と一方のＮ+ 型拡散層１
０ｒでなる第１の端子に、入力信号配線１５（ＩＮＡ）
と他方のＮ+ 型拡散層１０ｒでなる第２の端子に接続）
と、Ｐ型シリコン基板１の表面をゲート酸化膜を介して
被覆するゲート電極６ｂ、Ｐ型シリコン基板１の表面部
に選択的に形成され入力信号配線１５（ＩＮＡ）に接続
するＮ+ 型ドレイン領域７ｂｄ及びゲート電極６ｂとＧ
ＮＤ電源配線１５（ＧＮＤ）とに接続されるＮ+ 型ソー
ス領域７ｂｓでなるもう一つの保護素子（ＢＶｄｓ素
子）とを有している。
リコン基板１上の層間絶縁膜１４を選択的に被覆する入
力信号パッド１５（ＩＮ）と、入力信号パッド１５（Ｉ
Ｎ）に接続されるとともに近接してＰ型シリコン基板の
表面部に選択的に形成された第１のＮ+ 型拡散層１１、
Ｎ+ 型拡散層１１と一定の間隔、例えば１．６μｍをお
いて並行する第２のＮ+ 型拡散層１２、前述の間隔部に
設けられ第１のＮ+ 型拡散層１１及び第２のＮ+ 型拡散
層１２とそれぞれ接合するＰ+ 型拡散層１３（チャネル
ストッパ４と連結している）並びに第２のＮ+ 型拡散層
１２に接続するＶＣＣ電源配線１５（ＶＣＣ）でなる第
１のバイポーラ保護素子ＮＰＮ１と、ＶＣＣ電源配線の
代りにＧＮＤ電源配線１５（ＧＮＤ）に接続される第２
のバイポーラ保護素子ＮＰＮ２と、Ｎウェル２と同時に
形成されるＮ型拡散層２ｒの表面部に選択的に設けられ
た一対のＮ+ 型拡散層１０ｒを有する入力保護抵抗Ｒ
（入力信号パッド１５（ＩＮ）と一方のＮ+ 型拡散層１
０ｒでなる第１の端子に、入力信号配線１５（ＩＮＡ）
と他方のＮ+ 型拡散層１０ｒでなる第２の端子に接続）
と、Ｐ型シリコン基板１の表面をゲート酸化膜を介して
被覆するゲート電極６ｂ、Ｐ型シリコン基板１の表面部
に選択的に形成され入力信号配線１５（ＩＮＡ）に接続
するＮ+ 型ドレイン領域７ｂｄ及びゲート電極６ｂとＧ
ＮＤ電源配線１５（ＧＮＤ）とに接続されるＮ+ 型ソー
ス領域７ｂｓでなるもう一つの保護素子（ＢＶｄｓ素
子）とを有している。
【０００４】入力信号パッド１５（ＩＮ）に静電過電圧
が印加された場合、バイポーラ保護素子ＮＰＮ１又はＮ
ＰＮ２はバイポーラ・トランジスタ作用を起こし、入力
電圧を負性抵抗領域に位置させることにより過電圧を抑
えている。更に、入力保護抵抗Ｒと配線容量の時定数に
よる緩衝により急峻なスパイクを内部回路に到達させな
いようにしている。そうすることにより内部回路２００
へ静電過電圧が印加されるのを阻止している。
が印加された場合、バイポーラ保護素子ＮＰＮ１又はＮ
ＰＮ２はバイポーラ・トランジスタ作用を起こし、入力
電圧を負性抵抗領域に位置させることにより過電圧を抑
えている。更に、入力保護抵抗Ｒと配線容量の時定数に
よる緩衝により急峻なスパイクを内部回路に到達させな
いようにしている。そうすることにより内部回路２００
へ静電過電圧が印加されるのを阻止している。
【０００５】
【発明が解決しようとする課題】この従来のバイポーラ
保護素子ＮＰＮ１やＮＰＮ２の場合、入力信号パッドに
接続したＮ+ 型拡散層１１とＶＣＣ電源配線やＧＮＤ電
源配線に接続されたＮ+型拡散層１２の間には素子分離
性をよくするためのＰ+ 拡散層１３が形成されている。
Ｎ+ 型拡散層１１に逆方向高電圧が印加されたとき空乏
層にホットキャリアが生じその一部が素子分離酸化膜３
に注入され漏れ電流の原因となるが、Ｎ+Ｐ+ 接合の空
乏層の幅は狭いので結局あまり高い電圧を印加するわけ
にはいかない。例えば、ＭＩＬ−ＳＴＤ−８８３Ｃに規
定する条件で、入力信号パッドに加えるＶＣＣ電源配線
やＧＮＤ電源配線に対して正の電圧が６００Ｖを越える
と、この正電圧印加後の漏れ電流は０．１μＡ以上にな
る。
保護素子ＮＰＮ１やＮＰＮ２の場合、入力信号パッドに
接続したＮ+ 型拡散層１１とＶＣＣ電源配線やＧＮＤ電
源配線に接続されたＮ+型拡散層１２の間には素子分離
性をよくするためのＰ+ 拡散層１３が形成されている。
Ｎ+ 型拡散層１１に逆方向高電圧が印加されたとき空乏
層にホットキャリアが生じその一部が素子分離酸化膜３
に注入され漏れ電流の原因となるが、Ｎ+Ｐ+ 接合の空
乏層の幅は狭いので結局あまり高い電圧を印加するわけ
にはいかない。例えば、ＭＩＬ−ＳＴＤ−８８３Ｃに規
定する条件で、入力信号パッドに加えるＶＣＣ電源配線
やＧＮＤ電源配線に対して正の電圧が６００Ｖを越える
と、この正電圧印加後の漏れ電流は０．１μＡ以上にな
る。
【０００６】このように従来の入力保護装置は漏れ電流
が生じ易いという問題点があった。
が生じ易いという問題点があった。
【０００７】本発明の目的は漏れ電流がより発生し難い
半導体装置の入力保護装置を提供することにある。
半導体装置の入力保護装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の入
力保護装置は、第１導電型半導体基板上の絶縁膜を選択
的に被覆する入力信号パッドと、前記入力信号パッドに
接続されるとともにこれに近接して前記第１導電型半導
体基板の表面部に選択的に形成された第１の第２導電型
拡散層、前記第１の第２導電型拡散層と第１の間隔をお
いて並行する第２の第２導電型拡散層、前記第１の間隔
部に前記第１の第２導電型拡散層と第２の間隔をおいて
並行し前記第２の第２導電型拡散層と接合する前記第１
導電型半導体基板の表面部より不純物濃度の大きな高濃
度第１導電型拡散層及び前記第２の第２導電型拡散層に
接続する電源配線でなるバイポーラ保護素子と、前記入
力信号パッドに接続する第１の端子及び入力信号配線に
接続する第２の端子を有する入力保護抵抗とを含むとい
うものである。
力保護装置は、第１導電型半導体基板上の絶縁膜を選択
的に被覆する入力信号パッドと、前記入力信号パッドに
接続されるとともにこれに近接して前記第１導電型半導
体基板の表面部に選択的に形成された第１の第２導電型
拡散層、前記第１の第２導電型拡散層と第１の間隔をお
いて並行する第２の第２導電型拡散層、前記第１の間隔
部に前記第１の第２導電型拡散層と第２の間隔をおいて
並行し前記第２の第２導電型拡散層と接合する前記第１
導電型半導体基板の表面部より不純物濃度の大きな高濃
度第１導電型拡散層及び前記第２の第２導電型拡散層に
接続する電源配線でなるバイポーラ保護素子と、前記入
力信号パッドに接続する第１の端子及び入力信号配線に
接続する第２の端子を有する入力保護抵抗とを含むとい
うものである。
【０００９】ここで、高濃度第１導電型拡散層が第２の
第２導電型拡散層の底面及び側面を被覆するのが好まし
い。
第２導電型拡散層の底面及び側面を被覆するのが好まし
い。
【００１０】また、入力信号パッドと、ＶＣＣ電源配線
及び又はＧＮＤ電源配線にそれぞれバイポーラ保護素子
を設けることができる。
及び又はＧＮＤ電源配線にそれぞれバイポーラ保護素子
を設けることができる。
【００１１】更に、第１導電型半導体基板の表面をゲー
ト絶縁膜を介して被覆するゲート電極、前記第１導電型
半導体基板の表面部に選択的に形成され入力信号配線に
接続する第２導電型ドレイン領域及び前記ゲート電極に
接続される第２導電型ソース領域でなるもう一つの保護
素子を設けることができる。
ト絶縁膜を介して被覆するゲート電極、前記第１導電型
半導体基板の表面部に選択的に形成され入力信号配線に
接続する第２導電型ドレイン領域及び前記ゲート電極に
接続される第２導電型ソース領域でなるもう一つの保護
素子を設けることができる。
【００１２】更に又、入力保護抵抗として拡散抵抗を使
用することができる。
用することができる。
【００１３】
【作用】第１の第２導電型拡散層と高濃度第１導電型拡
散層との間に第１導電型半導体基板領域が存在している
ので逆バイアス状態における空乏層の幅が大きくホット
キャリアが発生しにくい。
散層との間に第１導電型半導体基板領域が存在している
ので逆バイアス状態における空乏層の幅が大きくホット
キャリアが発生しにくい。
【００１４】
【実施例】図１は本発明の第１の実施例を示す半導体装
置の入力部の断面模式図、図２（ａ）は図１における入
力保護装置の平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ
線断面図、図３は図１の回路図である。
置の入力部の断面模式図、図２（ａ）は図１における入
力保護装置の平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ
線断面図、図３は図１の回路図である。
【００１５】この実施例はＰ型シリコン基板１上の層間
絶縁膜１４を選択的に被覆するＡｌ合金膜１５でなる入
力信号パッド１５（ＩＮ）と、入力信号パッド１５（Ｉ
Ｎ）に接続されるとともにこれに近接してＰ型シリコン
基板１の表面部に選択的に形成された第１のＮ+ 型拡散
層１１、第１のＮ+ 型拡散層１１と第１の間隔Ｌ１＝
１．６μｍにおいて並行する第２のＮ+ 型拡散層１２、
第１の間隔Ｌ１部に第１のＮ+ 型拡散層１１と第２の間
隔Ｌ２＝０．８μｍにおいて並行し第２のＮ+ 型拡散層
１２と接合する、Ｐ型シリコン基板１の表面部より不純
物濃度の大きなＰ+ 型拡散層１３Ａ及び第２のＮ+ 型拡
散層１２に接続するＶＣＣ電源配線１５（ＶＣＣ）でな
る第１のバイポーラ保護素子ＮＰＮａ１と、この第１の
バイポーラ保護素子ＮＰＮａ１とほぼ同様の構造を有し
入力信号パッド１５（ＩＮ）とＧＮＤ電源配線１５（Ｇ
ＮＤ）との間に挿入された第２のバイポーラ保護素子Ｎ
ＰＮａ２と、入力信号パッド１５（ＩＮ）に接続する第
１の端子（一対のＮ+ 型拡散層１０ｒの一方）及び入力
信号配線１５（ＩＮＡ）に接続する第２の端子（一対の
Ｎ+ 型拡散層１０ｒの他方）を有する入力保護抵抗Ｒ
（Ｎ+ 型拡散層１０ｒはＮウェル２と同時に形成される
Ｎ型拡散層の表面部に形成されている）と、Ｐ型シリコ
ン基板１の表面をゲート酸化膜を介して被覆するゲート
電極６ｂ、Ｐ型シリコン基板１の表面部に選択的に形成
され入力信号配線１５（ＩＮＡ）に接続するＮ+ 型ドレ
イン領域７ｂｄ及びゲート電極６ｂとＧＮＤ電源配線１
５（ＧＮＤ）とに接続されるＮ+ 型ソース領域７ｂｓで
なるもう一つの保護素子（ＢＶｄｓ素子。ＭＯＳ構造の
Ｗ／Ｌは２００μｍ／２μｍ。）を有している。入力信
号配線１５（ＩＮＡ）は内部回路２００（ＰＭＯＳトラ
ンジスタＭｐとＮＭＯＳトランジスタＭｎとでなるイン
バータ）のゲートに接続される。又、Ｎ+ 型拡散層１１
とチャネルストッパとの間隔Ｌ３は０．８μｍ以上にす
る。Ｎ+ 型拡散層１１，１２，１０ｒ，Ｎ+ 型ドレイン
領域７ｄ，７ｄｂ，Ｎ+ 型ソース領域７ｓ，７ｓｂ，ウ
ェルコンタクト領域１０は例えば同一のイオン注入工程
とアニール工程とで形成され不純物濃度は例えば２．５
×１０20ｃｍ-3である。Ｐ+ 型拡散層１３Ａは、素子分
離酸化膜３を形成したのちイオン注入及びアニールを行
たってチャネルストッパ４と同一工程で形成され不純物
濃度は例えば６×１０16ｃｍ-3であり、その周囲のＰ型
シリコン基板領域の不純物濃度は１×１０16ｃｍ-3であ
る。なお、８はＰ+ 基板コンタクト領域、９ｓはＰ+ 型
ソース領域９ｄはＰ+ 型ドレイン領域、５はゲート酸化
膜（厚さ２５ｎｍ）６ｎ、６ｐはゲート電極である。
絶縁膜１４を選択的に被覆するＡｌ合金膜１５でなる入
力信号パッド１５（ＩＮ）と、入力信号パッド１５（Ｉ
Ｎ）に接続されるとともにこれに近接してＰ型シリコン
基板１の表面部に選択的に形成された第１のＮ+ 型拡散
層１１、第１のＮ+ 型拡散層１１と第１の間隔Ｌ１＝
１．６μｍにおいて並行する第２のＮ+ 型拡散層１２、
第１の間隔Ｌ１部に第１のＮ+ 型拡散層１１と第２の間
隔Ｌ２＝０．８μｍにおいて並行し第２のＮ+ 型拡散層
１２と接合する、Ｐ型シリコン基板１の表面部より不純
物濃度の大きなＰ+ 型拡散層１３Ａ及び第２のＮ+ 型拡
散層１２に接続するＶＣＣ電源配線１５（ＶＣＣ）でな
る第１のバイポーラ保護素子ＮＰＮａ１と、この第１の
バイポーラ保護素子ＮＰＮａ１とほぼ同様の構造を有し
入力信号パッド１５（ＩＮ）とＧＮＤ電源配線１５（Ｇ
ＮＤ）との間に挿入された第２のバイポーラ保護素子Ｎ
ＰＮａ２と、入力信号パッド１５（ＩＮ）に接続する第
１の端子（一対のＮ+ 型拡散層１０ｒの一方）及び入力
信号配線１５（ＩＮＡ）に接続する第２の端子（一対の
Ｎ+ 型拡散層１０ｒの他方）を有する入力保護抵抗Ｒ
（Ｎ+ 型拡散層１０ｒはＮウェル２と同時に形成される
Ｎ型拡散層の表面部に形成されている）と、Ｐ型シリコ
ン基板１の表面をゲート酸化膜を介して被覆するゲート
電極６ｂ、Ｐ型シリコン基板１の表面部に選択的に形成
され入力信号配線１５（ＩＮＡ）に接続するＮ+ 型ドレ
イン領域７ｂｄ及びゲート電極６ｂとＧＮＤ電源配線１
５（ＧＮＤ）とに接続されるＮ+ 型ソース領域７ｂｓで
なるもう一つの保護素子（ＢＶｄｓ素子。ＭＯＳ構造の
Ｗ／Ｌは２００μｍ／２μｍ。）を有している。入力信
号配線１５（ＩＮＡ）は内部回路２００（ＰＭＯＳトラ
ンジスタＭｐとＮＭＯＳトランジスタＭｎとでなるイン
バータ）のゲートに接続される。又、Ｎ+ 型拡散層１１
とチャネルストッパとの間隔Ｌ３は０．８μｍ以上にす
る。Ｎ+ 型拡散層１１，１２，１０ｒ，Ｎ+ 型ドレイン
領域７ｄ，７ｄｂ，Ｎ+ 型ソース領域７ｓ，７ｓｂ，ウ
ェルコンタクト領域１０は例えば同一のイオン注入工程
とアニール工程とで形成され不純物濃度は例えば２．５
×１０20ｃｍ-3である。Ｐ+ 型拡散層１３Ａは、素子分
離酸化膜３を形成したのちイオン注入及びアニールを行
たってチャネルストッパ４と同一工程で形成され不純物
濃度は例えば６×１０16ｃｍ-3であり、その周囲のＰ型
シリコン基板領域の不純物濃度は１×１０16ｃｍ-3であ
る。なお、８はＰ+ 基板コンタクト領域、９ｓはＰ+ 型
ソース領域９ｄはＰ+ 型ドレイン領域、５はゲート酸化
膜（厚さ２５ｎｍ）６ｎ、６ｐはゲート電極である。
【００１６】次に、この入力保護装置１００Ａの動作に
ついて説明する。
ついて説明する。
【００１７】入力信号パッド１５（ＩＮ）にＶＣＣ電源
端子（ＶＣＣ電源配線１５（ＶＣＣ）に接続）に対して
正の過電圧が印加されると、Ｎ+ 型拡散層１１から空乏
層が拡がるが、間にＰ+ 型拡散層１３Ａがあるので、こ
の空乏層がＮ+ 型拡散層１２に達する前に降伏し（この
降伏電圧は例えば２２．５Ｖ。従来例では例えば１４．
５Ｖ）、ついでバイポーラ・トランジスタ作用により大
きな電流が流れる。従って、Ｌ２を適当な値に設定する
ことにより空乏層における電界強度を小さくできホット
キャリアの発生を抑えることができ、過電圧印加による
漏れ電流の増大を抑えることができる。
端子（ＶＣＣ電源配線１５（ＶＣＣ）に接続）に対して
正の過電圧が印加されると、Ｎ+ 型拡散層１１から空乏
層が拡がるが、間にＰ+ 型拡散層１３Ａがあるので、こ
の空乏層がＮ+ 型拡散層１２に達する前に降伏し（この
降伏電圧は例えば２２．５Ｖ。従来例では例えば１４．
５Ｖ）、ついでバイポーラ・トランジスタ作用により大
きな電流が流れる。従って、Ｌ２を適当な値に設定する
ことにより空乏層における電界強度を小さくできホット
キャリアの発生を抑えることができ、過電圧印加による
漏れ電流の増大を抑えることができる。
【００１８】次にＶＣＣ電源端子に対して負の過電圧が
印加される場合、Ｎ+ 型拡散層１２−Ｐ+ 型拡散層１３
Ａ−Ｐ型シリコン基板１−Ｎ+ 型拡散層１１でなるＮ+
Ｐ+ＰＮ+ 型トランジスタのほかに、Ｎウェル２−Ｐ型
シリコン基板でなるＰＮ接合キャパシタが存在してい
る。従って、本来、Ｎ+ Ｐ+ ＰＮ+ 型トランジスタの負
担はＶＣＣ電源端子に対して正の過電圧が加わる場合よ
り軽い。空乏層の幅は従来例とほぼ同程度と考えられる
が、Ｐ+ 型拡散層１３Ａの幅が１３より狭いので実効ベ
ース幅が狭くバイポーラ・トランジスタ作用が大きいと
考えられる。
印加される場合、Ｎ+ 型拡散層１２−Ｐ+ 型拡散層１３
Ａ−Ｐ型シリコン基板１−Ｎ+ 型拡散層１１でなるＮ+
Ｐ+ＰＮ+ 型トランジスタのほかに、Ｎウェル２−Ｐ型
シリコン基板でなるＰＮ接合キャパシタが存在してい
る。従って、本来、Ｎ+ Ｐ+ ＰＮ+ 型トランジスタの負
担はＶＣＣ電源端子に対して正の過電圧が加わる場合よ
り軽い。空乏層の幅は従来例とほぼ同程度と考えられる
が、Ｐ+ 型拡散層１３Ａの幅が１３より狭いので実効ベ
ース幅が狭くバイポーラ・トランジスタ作用が大きいと
考えられる。
【００１９】次に、ＧＮＤ電源端子（ＧＮＤ電源配線１
５（ＧＮＤ）に接続）に対して正の過電圧が加わった場
合はＶＣＣ電源端子に対して正の過電圧が加わった場合
とほぼ同様である。
５（ＧＮＤ）に接続）に対して正の過電圧が加わった場
合はＶＣＣ電源端子に対して正の過電圧が加わった場合
とほぼ同様である。
【００２０】最後に、ＧＮＤ電源端子に対して負の過電
圧が加わった場合、Ｎ+ 型ソース領域７ｓ−Ｐ型シリコ
基板１でなるＰＮ接合キャパシタが存在している。この
キャパシタは図示したインバータのみでなく内部回路に
多数存在している。従って第２のバイポーラ保護素子Ｎ
ＰＮｎ２の負担は軽いし、実効ベース幅が狭いことはＶ
ＣＣ電源端子に対して負の過電圧が印加される場合と同
様である。
圧が加わった場合、Ｎ+ 型ソース領域７ｓ−Ｐ型シリコ
基板１でなるＰＮ接合キャパシタが存在している。この
キャパシタは図示したインバータのみでなく内部回路に
多数存在している。従って第２のバイポーラ保護素子Ｎ
ＰＮｎ２の負担は軽いし、実効ベース幅が狭いことはＶ
ＣＣ電源端子に対して負の過電圧が印加される場合と同
様である。
【００２１】次に、入力保護抵抗Ｒについて説明する
と、比較的高電圧の急峻なスパイクが入力信号パッドに
加わった時、入力保護抵抗Ｒがない場合には、その急峻
なスパイクがそのまま内部回路２００に印加され、図４
の曲線Ａに示すように時間と共に内部回路２００への入
力電圧Ｖｉｎが大きくなり一定の電位に落ち着くまでに
内部回路２００内の半導体素子を破壊する危険がある。
しかし入力保護抵抗Ｒを入力信号パッド１５（ＩＮ）と
内部回路２００の間に備えることで入力保護抵抗１５を
形成しているＮウェル２ｒの抵抗と寄生容量による時定
数により、図４の曲線Ｂに示すように、急峻なスパイク
が緩衝され、内部回路２００への入力電圧Ｖｉｎのピー
ク値を抑えることができる。なお、図３のＤはＮウェル
２ｒとＰ型シリコン基板１によるＰＮ接合ダイオードで
ある。
と、比較的高電圧の急峻なスパイクが入力信号パッドに
加わった時、入力保護抵抗Ｒがない場合には、その急峻
なスパイクがそのまま内部回路２００に印加され、図４
の曲線Ａに示すように時間と共に内部回路２００への入
力電圧Ｖｉｎが大きくなり一定の電位に落ち着くまでに
内部回路２００内の半導体素子を破壊する危険がある。
しかし入力保護抵抗Ｒを入力信号パッド１５（ＩＮ）と
内部回路２００の間に備えることで入力保護抵抗１５を
形成しているＮウェル２ｒの抵抗と寄生容量による時定
数により、図４の曲線Ｂに示すように、急峻なスパイク
が緩衝され、内部回路２００への入力電圧Ｖｉｎのピー
ク値を抑えることができる。なお、図３のＤはＮウェル
２ｒとＰ型シリコン基板１によるＰＮ接合ダイオードで
ある。
【００２２】次に、ＢＶｄｓ素子の動作について説明す
る。
る。
【００２３】入力信号パッド１５（ＩＮ）にＧＮＤ電源
端子に対して正の過電圧が印加された場合は、公知のよ
うに、負性抵抗を示し導通する。ＧＮＤ電源端子に対し
て負の過電圧が印加された場合はＭＯＳトランジスタと
して導通する。
端子に対して正の過電圧が印加された場合は、公知のよ
うに、負性抵抗を示し導通する。ＧＮＤ電源端子に対し
て負の過電圧が印加された場合はＭＯＳトランジスタと
して導通する。
【００２４】図５は静電耐圧試験について説明するため
の回路図である。
の回路図である。
【００２５】まずＭＩＬ−４５２−８８３Ｃに規定する
手法について説明すると、１００ｐＦのキャパシタＣ１
に高圧電源ＨＶから所定の電圧を１０ＭΩの抵抗Ｒｏを
介して５０ｍｓの間印加したのち、スイッチＳを切換
え、キャパシタＣ１に蓄えられた電荷を１．５ｋΩの抵
抗Ｒ１を介して被試験デバイスＤＵＴに１００ｍｓの間
与える。この動作を５回繰り返す。
手法について説明すると、１００ｐＦのキャパシタＣ１
に高圧電源ＨＶから所定の電圧を１０ＭΩの抵抗Ｒｏを
介して５０ｍｓの間印加したのち、スイッチＳを切換
え、キャパシタＣ１に蓄えられた電荷を１．５ｋΩの抵
抗Ｒ１を介して被試験デバイスＤＵＴに１００ｍｓの間
与える。この動作を５回繰り返す。
【００２６】表１に本実施例についての試験結果を従来
例との比較において示す。
例との比較において示す。
【００２７】
【表１】
【００２８】表１に記した電圧、例えば６００Ｖは、前
述の静電耐圧試験をある電圧で行なった後、ＶＣＣ電源
端子に７Ｖ、ＧＮＤ端子に０Ｖ、入力信号端子（入力信
号パッドに接続）に７Ｖを加えたとき、入力信号端子に
流れる電流（漏れ電流）が前述のある電圧が６００Ｖま
では０．１μＡ未満であったことを意味している。静電
耐圧試験を行なう前には０．１μＡよりはるかに少ない
漏れ電流しか測定されない。又、図３に示したインバー
タのゲート絶縁膜が破壊されると０．１μＡよりはるか
に大きな漏れ電流が観測される。
述の静電耐圧試験をある電圧で行なった後、ＶＣＣ電源
端子に７Ｖ、ＧＮＤ端子に０Ｖ、入力信号端子（入力信
号パッドに接続）に７Ｖを加えたとき、入力信号端子に
流れる電流（漏れ電流）が前述のある電圧が６００Ｖま
では０．１μＡ未満であったことを意味している。静電
耐圧試験を行なう前には０．１μＡよりはるかに少ない
漏れ電流しか測定されない。又、図３に示したインバー
タのゲート絶縁膜が破壊されると０．１μＡよりはるか
に大きな漏れ電流が観測される。
【００２９】従来例に比較して静電耐圧は大幅に向上し
ていることが判る。
ていることが判る。
【００３０】次に、Ｅ１ＡＪ ＥＤ−４７０１に規定す
る手法について説明する。この場合には、Ｃ１は２００
ｐＦ、Ｒ０は１０ＭΩ、Ｒ１は０Ωであり、Ｃ１へ５０
ｍｓで充電し、１００ｍｓで放電する動作を５回繰り返
す。
る手法について説明する。この場合には、Ｃ１は２００
ｐＦ、Ｒ０は１０ＭΩ、Ｒ１は０Ωであり、Ｃ１へ５０
ｍｓで充電し、１００ｍｓで放電する動作を５回繰り返
す。
【００３１】この静電耐圧試験を行なった後の漏れ電流
を前述の条件で測定して得た結果を表２に示す。
を前述の条件で測定して得た結果を表２に示す。
【００３２】
【表２】
【００３３】この試験結果でも大幅な改善が認められ
る。
る。
【００３４】なお、フラッシュメモリなどでは１２Ｖ程
度の高電圧を使用するが、特定の入力信号端子から１２
Ｖ程度のモード設定信号を与えて動作モードを指定でき
るような回路構成をとることがある。従来のバイポーラ
保護素子の降伏電圧は前述したように約１４．５Ｖであ
るので、十分な余裕があるとはいえず、このような回路
構成を採用するのは問題があったが、本実施例のバイポ
ーラ保護素子の降伏電圧は前述したように２２．５Ｖ程
度であるのでこのようなモード設定端子を設けることも
可能となる利点もある。
度の高電圧を使用するが、特定の入力信号端子から１２
Ｖ程度のモード設定信号を与えて動作モードを指定でき
るような回路構成をとることがある。従来のバイポーラ
保護素子の降伏電圧は前述したように約１４．５Ｖであ
るので、十分な余裕があるとはいえず、このような回路
構成を採用するのは問題があったが、本実施例のバイポ
ーラ保護素子の降伏電圧は前述したように２２．５Ｖ程
度であるのでこのようなモード設定端子を設けることも
可能となる利点もある。
【００３５】図６は本発明の第２の実施例の入力保護装
置を示す平面図である。
置を示す平面図である。
【００３６】第１のバイポーラ保護素子ＮＰＮｂ１，第
２のバイポーラ保護素子ＮＰＮｂ２を大きくした以外は
第１の実施例と同様である。Ｎ+ 型拡散層１１ａと１２
ａとで挟まれるＰＰ+ 領域の寸法を第１の実施例の約
２．５倍にしてあるので大きな電流を流すことができ、
保護能力が向上する利点がある。
２のバイポーラ保護素子ＮＰＮｂ２を大きくした以外は
第１の実施例と同様である。Ｎ+ 型拡散層１１ａと１２
ａとで挟まれるＰＰ+ 領域の寸法を第１の実施例の約
２．５倍にしてあるので大きな電流を流すことができ、
保護能力が向上する利点がある。
【００３７】なおＢＶｄｓ素子を併用した場合について
説明したが、これは必ずしも設けなくてもよい。ＢＶｄ
ｓ素子は電圧の極性によって負性抵抗素子もしくはＭＯ
Ｓトランジスタとして動作するものであるが、本発明に
おけるバイポーラ保護素子は電圧の極性によって若干動
作が異なるとはいえいずれの場合にもバイポーラ・トラ
ンジスタ作用をする負性抵抗素子であるからである。
説明したが、これは必ずしも設けなくてもよい。ＢＶｄ
ｓ素子は電圧の極性によって負性抵抗素子もしくはＭＯ
Ｓトランジスタとして動作するものであるが、本発明に
おけるバイポーラ保護素子は電圧の極性によって若干動
作が異なるとはいえいずれの場合にもバイポーラ・トラ
ンジスタ作用をする負性抵抗素子であるからである。
【００３８】又、以上の説明から明らかなように、バイ
ポーラ保護素子及び保護抵抗は通常のＣＭＯＳプロセス
で形成でき、何ら特別の工程を追加する必要がない。
ポーラ保護素子及び保護抵抗は通常のＣＭＯＳプロセス
で形成でき、何ら特別の工程を追加する必要がない。
【００３９】
【発明の効果】以上説明したように本発明は、入力信号
パッドに近接して第１の第２導電型拡散層、これと第１
の間隔をおいて並行配置された第２の第２導電型拡散層
および前者から離して後者に接合する高濃度第１導電型
拡散層を有するバイポーラ保護素子を有し、入力信号端
子に静電過電圧が印加されたときの電流経路が、殆んど
専らバイポーラ保護素子であるモードでの空乏層の幅が
大きく、ホットキャリアの発生を抑制でき、電流経路が
バイポーラ素子以外にも存在するモードでの実効ベース
幅を小さくして能力を大きくできるので過電圧印加によ
る漏れ電流の増大による静電耐圧を改善できるという効
果を有している。
パッドに近接して第１の第２導電型拡散層、これと第１
の間隔をおいて並行配置された第２の第２導電型拡散層
および前者から離して後者に接合する高濃度第１導電型
拡散層を有するバイポーラ保護素子を有し、入力信号端
子に静電過電圧が印加されたときの電流経路が、殆んど
専らバイポーラ保護素子であるモードでの空乏層の幅が
大きく、ホットキャリアの発生を抑制でき、電流経路が
バイポーラ素子以外にも存在するモードでの実効ベース
幅を小さくして能力を大きくできるので過電圧印加によ
る漏れ電流の増大による静電耐圧を改善できるという効
果を有している。
【図１】本発明の第１の実施例を示す半導体装置の入力
部の断面模式図である。
部の断面模式図である。
【図２】図１における入力保護装置の平面図（図２
（ａ）及び図２（ａ）のＸ−Ｘ線断面図（図２（ｂ））
である。
（ａ）及び図２（ａ）のＸ−Ｘ線断面図（図２（ｂ））
である。
【図３】図１に対応する回路図である。
【図４】入力保護抵抗による電圧波形の緩衝について説
明するためのグラフである。
明するためのグラフである。
【図５】静電耐圧試験について説明するための回路図で
ある。
ある。
【図６】本発明の第２の実施例を示す平面図である。
【図７】従来例を示す半導体装置の入力部の断面模式図
である。
である。
【図８】図７における入力保護装置の平面図（図８
（ａ））及び図８（ａ）のＸ−Ｘ線断面図（図８
（ｂ））である。
（ａ））及び図８（ａ）のＸ−Ｘ線断面図（図８
（ｂ））である。
【図９】図７に対応する回路図である。
１ Ｐ型シリコン基板 ２，２ｒ Ｎウェル ３ 素子分離酸化膜 ４ チャネルストッパ（Ｐ+ 型領域） ５ ゲート酸化膜 ６ｎ，６ｐ ゲート電極 ７ｄ Ｎ+ 型ドレイン領域 ７ｓ Ｎ+ 型ソース領域 ８ Ｐ+ 型基板コンタクト領域 ９ｄ Ｐ+ 型ドレイン領域 ９ｓ Ｐ+ ソース領域 １０ Ｎ+ 型ウェルコンタクト領域 １１，１１ａ，１２，１２ａ Ｎ+ 型拡散層 １３，１３Ａ Ｐ+ 型拡散層 １４ 層間絶縁膜 １５ Ａｌ合金膜 １５（ＧＮＤ） ＧＮＤ電源配線 １５（ＩＮ） 入力信号パッド １５（ＩＮＡ） 入力信号配線 １５（ＶＣＣ） ＶＣＣ電源配線 ＣＨ１ コンタクト孔（Ｎ+ 型拡散層とＡｌ合金膜と
をつなぐ） ＣＨ２ コンタクト孔（ゲート電極とＡｌ合金膜とを
つなぐ） Ｄ ダイオード Ｍｎ ＮＭＯＳトランジスタ Ｍｐ ＰＭＯＳトランジスタ
をつなぐ） ＣＨ２ コンタクト孔（ゲート電極とＡｌ合金膜とを
つなぐ） Ｄ ダイオード Ｍｎ ＮＭＯＳトランジスタ Ｍｐ ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (5)
- 【請求項１】 第１導電型半導体基板上の絶縁膜を選択
的に被覆する入力信号パッドと、前記入力信号パッドに
接続されるとともにこれに近接して前記第１導電型半導
体基板の表面部に選択的に形成された第１の第２導電型
拡散層、前記第１の第２導電型拡散層と第１の間隔をお
いて並行する第２の第２導電型拡散層、前記第１の間隔
部に前記第１の第２導電型拡散層と第２の間隔をおいて
並行し前記第２の第２導電型拡散層と接合する前記第１
導電型半導体基板の表面部より不純物濃度の大きな高濃
度第１導電型拡散層及び前記第２の第２導電型拡散層に
接続する電源配線でなるバイポーラ保護素子と、前記入
力信号パッドに接続する第１の端子及び入力信号配線に
接続する第２の端子を有する入力保護抵抗とを含む半導
体装置の入力保護装置。 - 【請求項２】 高濃度第１導電型拡散層が第２の第２導
電型拡散層の底面及び側面を被覆している請求項１記載
の半導体装置の入力保護装置。 - 【請求項３】 入力信号パッドとＶＣＣ電源配線及び又
はＧＮＤ電源配線との間にそれぞれバイポーラ保護素子
を接続する請求項１又は２記載の半導体装置の入力保護
装置。 - 【請求項４】 第１導電型半導体基板の表面をゲート絶
縁膜を介して被覆するゲート電極、前記第１導電型半導
体基板の表面部に選択的に形成され入力信号配線に接続
する第２導電型ドレイン領域及び前記ゲート電極に接続
される第２導電型ソース領域でなるもう一つの保護素子
を有する請求項１，２又は３記載の半導体装置の入力保
護装置。 - 【請求項５】 入力保護抵抗が拡散抵抗である請求項
１，２，３又は４記載の半導体装置の入力保護装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155821A JP2638571B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置の入力保護装置 |
| KR1019960023023A KR100210554B1 (ko) | 1995-06-22 | 1996-06-22 | 반도체 장치의 입력 보호 회로 |
| CN96110768A CN1116703C (zh) | 1995-06-22 | 1996-06-22 | 用于改善静电击穿电压的半导体器件的输入保护电路 |
| TW085107497A TW322631B (ja) | 1995-06-22 | 1996-06-22 | |
| US08/668,908 US5895958A (en) | 1995-06-22 | 1996-06-24 | Input protection circuit for use in semiconductor device having an improved electrostatic breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155821A JP2638571B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置の入力保護装置 |
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| JP7155821A Expired - Fee Related JP2638571B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置の入力保護装置 |
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| CN (1) | CN1116703C (ja) |
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| JP4376348B2 (ja) * | 1998-05-18 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
| US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| KR20000018511A (ko) * | 1998-09-02 | 2000-04-06 | 김영환 | 바이어스 전압 발생기의 레이 아웃방법 |
| US5960290A (en) * | 1998-10-29 | 1999-09-28 | United Microelectronics Corp. | Method for fabricating a protection circuit of electrostatic discharge on a field device |
| US6114194A (en) * | 1998-11-17 | 2000-09-05 | United Microelectronics Corp. | Method for fabricating a field device transistor |
| US6285062B1 (en) * | 1999-05-12 | 2001-09-04 | Micron Technology, Inc. | Adjustable high-trigger-voltage electrostatic discharge protection device |
| DE19934413A1 (de) * | 1999-07-22 | 2001-01-25 | Siemens Ag | Vorrichtung zum Einbringen eines Zuschlagstoffes in ein Abgas |
| US6396107B1 (en) | 2000-11-20 | 2002-05-28 | International Business Machines Corporation | Trench-defined silicon germanium ESD diode network |
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| FR2918504B1 (fr) * | 2007-07-06 | 2009-11-27 | St Microelectronics Sa | Resistance integree diffusee |
| CN101819993B (zh) * | 2010-04-13 | 2011-07-06 | 东南大学 | 降低热载流子效应的p型横向绝缘栅双极型器件 |
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| CN109712972B (zh) * | 2017-10-26 | 2024-06-04 | 上海维安电子股份有限公司 | 一种过压保护芯片的版图结构 |
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|---|---|---|---|---|
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| JPH03120751A (ja) * | 1989-10-03 | 1991-05-22 | Sharp Corp | 半導体素子の静電保護装置 |
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-
1996
- 1996-06-22 TW TW085107497A patent/TW322631B/zh active
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- 1996-06-22 CN CN96110768A patent/CN1116703C/zh not_active Expired - Fee Related
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