CN1147152A

CN1147152A - 用于改善静电击穿电压的半导体器件的输入保护电路

Info

Publication number: CN1147152A
Application number: CN96110768A
Authority: CN
Inventors: 三木淳范
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-06-22
Filing date: 1996-06-22
Publication date: 1997-04-09
Anticipated expiration: 2016-06-22
Also published as: CN1116703C; US5895958A; JPH098232A; KR970003928A; JP2638571B2; KR100210554B1; TW322631B

Abstract

在输入保护电路中，双极型保护器件包括：第1导电类型的半导体衬底；第2导电类型的第1扩散层，它形成在衬底中并与第1信号接点相连；第2导电类型的第2扩散层，它形成在衬底中，并与第1扩散层相间隔地平行地延伸；第1导电类型的具有高杂质浓度的第3扩散层，它形成在衬底中，与第1和第2扩散层平行地延伸，并与第2扩散层以结连接，但与第1扩散层隔开。当施加反向偏置电压时，形成的耗尽层厚度变大，从而使热载流子的产生减到最小。

Description

用于改善静电击穿电压的半导体器件的输入保护电路

本发明涉及用于半导体器件的输入保护电路，特别涉及包含保护器件和保护电阻的输入保护电路，其中保护器件利用双极作用吸收施加在半导体电路元件的静电噪声，保护电阻利用基于电阻和电容的R·C时间常数的缓冲作用。

图1表示现有技术半导体器件输入部分的剖视图。此外，图2A是如图1所示现有技术半导体器件输入保护电路的布图图形。图2B是沿图2A的线X-X的剖视图。图3是如图1所示现有技术半导体器件输入部分的电路图。

在图3中由标号100表示的现有技术输入保护电路包括：选择涂覆在层间绝缘膜14上面的输入信号接触点15(IN)，其中绝缘膜14形成在P-型硅衬底1的上面；和第1双极型保护器件NPN1。其中第一双极型保护器件NPN1包括：第1N⁺扩散层11，它通过接触孔CH1与输入信号接触点15(IN)相连，并且形成在P-型硅衬底1的表面部分；第2N⁺扩散层12，它形成在P-型硅衬底1的表面部分，与第1N⁺扩散层11平行地延伸，但与第1N⁺扩散层11有一不变的间隔，例如，1.6μm的P⁺扩散层13，扩散层13形成在上述的间隔中并且与第1和第2N⁺扩散层11和12相邻接(P⁺扩散层13也与沟道停止区4相连)；VCC电源线，它与第2N⁺扩散层12相连。

输入保护电路100还包括：第2双极型保护器件NPN2，它与第1双极型保护器件NPN1相似，但是它与GND电源线15(GND)相连，而不与VCC电源线15(VCC)相连；输入保护电阻R，它具有一对选择地形成在扩散层和N-阱2同时形成2R的相对两端的表面部分的N⁺扩散层10R(第1端包含一对N⁺扩散层10R中的一个，并且和输入信号接触点15(IN)相连，第2端包含一对N⁺扩散层10R中的另一个，并且和输入信号内部布线导体15(INA)相连)。

输入保护电路100还包括另一个保护器件(BVds元件)，它包括：涂覆在位于P-型硅衬底1表面上的栅氧化膜上的栅电极6B；N⁺漏区7BD，它选择地形成于P-型硅衬底1的表面上，并且连到输入信号内部布线导体15(INA)上；和N⁺源区7BS，它选择地形成在P-型硅衬底1的表面部分，并通过接触孔CH₂与栅电极6B及GND电源线15(GND)相连。

如果在输入信号接点15(IN)加静电过电压，则双极型保护器件NPN1或NPN2起双极型晶体管作用，把输入电压加到负阻区，以便抑制过电压。此外，由输入保护电阻器R的电阻和它的布线电容的时间常数产生的缓冲作用，防止突变的尖峰信号到达内部电路200上。于是，防止静电过电压施加到内部电路200上。

如上所述，现有技术输入保护电路的双极型保护器件NPN1和NPN2具有P⁺扩散层13，它形成在连到输入信号接点的N⁺扩展层11和连到VCC电源线或GND电源线的N⁺扩散层12之间，用于改善器件绝缘。当把反向高电压加到N⁺扩散层11时，在耗尽层产生热载流子，所产生的热载流子的一部分，注入器件绝缘氧化层3中并在其中累积。这是引起漏电流的原因。

此外，由于N⁺P⁺结耗尽层的厚度窄，所以最终不能施加那样高的电压。例如，在规定MIL-STD-883C的条件下，如果施加到输入信号接点的电压和VCC电源线或GND电源线上电压相比超过+600V，则在施加该正电压后，漏电流变成0.1μA以上。

如上所述，现有技术输入保护电路存在容易产生漏电流的缺点。

因此，本发明的目的是提供一种半导体器件的输入保护电路，克服上述现有技术输入保护电路的缺点。

本发明的另一目的是提供一种半导体器件的输入保护电路，在该保护电路中几乎不产生漏电流。

为实现本发明的上述和其它目的，本发明采用下述半导体器件的输入保护电路，它包括：

一输入信号接点，它选择地设置在第1导电类型的半导体衬底上面的层间绝缘膜上；

一双极型保护器件，它包括：

具有与第1导电类型相反的第2导电类型的第1扩散层，它与输入信号接点相连，并选择地形成在半导体衬底的部分表面上；

具有第2导电类型，形成在半导体衬底的部分表面的第2扩散层，它与第1扩散层平行地延伸，但由第1间隔将它与第1扩散层隔开；

具有第1导电类型的第3扩散层，它形成在半导体衬底中，具有第1间隔，与第1和第2扩散层平行地延伸，邻接第2扩散层，但是与第1扩散层隔离，第3扩散层具有高于半导体衬底表面部分的杂质浓度；

连接第2扩散层的电源线；

输入保护电阻，它具有与输入信号接点相连的第1端点和与输入信号内部布线相连的第2端点。

对于上述设置情况，由于第1导电类型的半导体衬底区存在第2导电类型的第1扩散层和第1导电类型的具有高杂质浓度的第3扩散层之间，则由于施加反向偏压产生的耗尽层厚度是宽的。结果，难于产生热载流子。

在优选实施例中，第3扩散层延伸到覆盖第2扩散层的底部和侧部。

此外，一双极型保护器件被连到输入信号接点和VCC电源线之间，另一双极型保护器件被连到输入信号接点和GND电源线之间。

并且，还设置另一保护器件，它包括一栅极，其涂覆半导体衬底表面的栅氧化层上面，第2导电类型的漏区，其选择地形成在半导体衬底的表面，并与输入信号内部布线相连，第2导电类型的源区，其与栅电极相连。

在一个实施例中，输入保护电阻可能由扩散电阻形成。

通过参考附图对本发明优选实施例的叙述，本发明的上述和其它目的、特征和优点将显而易见。

图1是现有技术半导体器件输入部分的剖面图；

图2A是图1所示现有技术半导体器件输入保护电路的布图；

图2B是沿图2A中线X-X的剖视图；

图3是图1所示的现有技术半导体器件输入部分的电路图；

图4是半导体器件输入部分的剖视图，表示本发明输入保护电路的一个实施例；

图5A是图4所示半导体器件输入保护电路的布图；

图5B是沿图5A中线Y-Y的剖视图；

图6是图4所示半导体器件输入部分的电路图；

图7是表示由输入保护电阻所提供的缓冲电压的曲线图；

图8是表示静电击穿试验的电路图；

图9是本发明输入保护电路另一实施例的布图；

图10是类似图4的剖视图，但它是表示对图4所示实施例的改型；

图11A是类似图5A的布图，但它表示图10所示半导体器件输入保护电路；

图11B是沿图10A中线Y-Y的剖视图；

图12是类似图9的布图，但它表示对图9所示实施例的改型。

图4是半导体器件输入部分的剖视图，它表示本发明输入保护电路的一个实施例。图5A是图4所示半导体器件输入保护电路的布图，图5B是沿图5A中线Y-Y的剖视图。此外，图6是图4所示半导体器件输入部分的电路图。

由标号100A表示的输入保护电路包括一矩形输入信号接点15(IN)，它由铝合金膜15形成，并选择地涂覆在层间绝缘膜14上，膜14形成在P-型硅衬底1上；还包括第1双极型保护器件NPNa1。其中第1双极型保护器件NPNal包含：第1N⁺扩散层11，它通过接触孔CH1和输入信号接点15(IN)相连，并形成在P-型硅衬底1的与输入信号接点15(IN)邻近的部分表面上，沿矩形输入信号接点一侧延伸100μm；第2N⁺扩散层12，它形成在P-型硅衬底1的部分表面，和第1N⁺扩散层平行地延伸，但是与第1N⁺扩散层相隔1.6μm的固定间隔L1；具有高于P-型硅衬底1表面部分的杂质浓度的P⁺扩散层13A，它形成在第1间隔L1中，与第1和第2N⁺扩散层平行地延伸，与第2N⁺扩散层以结连接，但与第1N⁺扩散层相隔0.8μm的第2间距L2；VCC电源线15(VCC)，它通过接触孔CH1和第2N⁺扩散层12相连。

改型后，可能形成P⁺扩散层13A，使其延伸并覆盖第2N⁺扩散层12的底部和侧面，如分别与图4、5A和5B相类似的图10、11A和11B所示，但它们表示图4、5A和5B所示实施例的改型。因此，在图10，11A，11B中，用相同的标号表示与图4，5A，5B所示的相类似的元件，并不再作解释。

此外，输入保护电路100A包括第2双极型保护器件NPNa2，第二双极型保护器件NPNa2的形成与第1双极型保护器件NPNa1相类似，但是它被连在输入信号接点15(IN)和GND电源线15(GND)之间。

输入保护电路100A也包括输入保护电阻R，该输入保护电阻形成在衬底1中并有选择地形成在扩散层2R相对两端的部分表面的一对N⁺扩散层10R的扩散层2R构成。扩散层2R和N-阱2同时形成。一对N⁺扩散层10R之一，即输入保护电阻R的一端，和输入信号接点15(IN)相连，一对N⁺扩散层10R的另一个，即输入保护电阻R的另一端，和输入信号内部布线导体15(INA)相连。

输入保护电路100A还包括另一个保护器件(BVds器件)，该保护器件包括：栅电极6B，它涂覆在P-型硅衬底1表面的栅氧化膜5上面；N⁺漏区7BD，它选择地形成在硅衬底1的表面，并和输入信号内部布线导体15(INA)相连；N⁺源区7BS，它通过接触孔CH2和栅电极6B相连，并再连到GND电源线15(GND)。此外，BVds器件具有MOS结构，这种MOS结构的W/L比(沟道宽和长的比例)是200μm/2μm。输入信号内部布线导体15(INA)连到内部电路200的输入部分，例如，连到PMOS晶体管Mp和NMOS晶体管Mn的公共连接栅极，形成CMOS反相器。 PMOS晶体管Mp由P⁺源区9S，P⁺漏区9D和栅电极6P构成，源区和漏区在N-阱2中形成并相互隔离，栅极6P形成在淀积在源区9S和漏区9D之间N-2阱的表面上的栅氧化膜5上，如图4所示。NMOS晶体管Mn由N⁺源区7S、N⁺漏区7D和栅电极6N构成，源区和漏区在P-型衬底1中并相互隔离，栅极6N形成在淀积在源区7S和漏区7D之间衬底1表面上的栅氧化膜上，如图4所示。

在上述结构中，把N⁺扩散层11和沟道停止区4之间的间隔制成0.8μm或以上。利用如相同离子注入工艺和相同退火工艺，形成N⁺扩散层11，12和10R，N⁺漏区7D和7DB，N⁺源区7S，7SB，阱接触区10，各区的杂质浓度是，例如，2.5×10²⁰cm^-3。另一方面，在形成器件隔离氧化膜3后，利用与形成沟道停止区4相同的工艺，通过离子注入和退火，形成P⁺扩散层13A。P⁺扩散层13A的杂质浓度是，例如，6×10¹⁶cm^-3，围绕P⁺扩散层13A的P-型硅杂质浓度是，例如1×10¹⁶cm^-3。

此外，标号8表示P⁺衬底接触区。栅氧化膜5的厚度是25nm的数量级。

下面，叙述输入保护电路100A的工作情况。

如果把相对于加在VCC电源电压线15(VCC)上的高电源电压为正的过电压加在输入接点15(IN)上，则耗尽层从N⁺扩散层11向外伸延。但是，因为P⁺扩散层13A存在于N⁺扩散层11和12之间，在耗尽层达到N⁺扩散层12之前发生击穿。由于双极晶体管作用，有大电流流动。这里击穿电压为例如22.5V，而在现有技术中为14.5V。因此，通过把L2设定为适当的值，则可能使耗尽层的电场强度变小，从而可能使热载流子的产生减到最小，因此，可以抑制由于施加过电压产生的漏电流的增加。

当把相对于施加在VCC电源电压线15(VCC)的高电源电压(VCC)为负的过电压加到输入接点15(IN)时，则不但存在一包含N⁺扩散层12，P⁺扩散层13A，P-型硅衬底1和N⁺扩散层11的N⁺P⁺PN⁺型晶体管，而且还存在一个由N-阱和P-型硅衬底1组成的PN结电容，因此，N⁺P⁺PN⁺晶体管的负载比和施加的高电源电压(VCC)比较为正过电压的情况较小。另一方面，耗尽层的宽度和现有技术例子中相应的耗层尽宽度是可比较的，但是，由于P⁺扩散层13A的宽度比现有技术例中P⁺扩散层13的宽度窄，所以有效基区宽度窄，所以双极型晶体管作用大。

当把相对于GND电源电压线15(GND)上的地电压(GND)为正的过电压加到输入接点15(IN)时，产生的作用与把相对于VCC电源电压线15(VCC)上的高电源电压(VCC)为正的过电压加到输入接点15(IN)时的情况相类似。

当把相对于GND电源电压线15(GND)的地电压(GND)为负的过电压加到输入接点15(IN)时，存在一由N⁺源区7S和P-型硅衬底1组成的PN结电容，不仅在所示的反向器中存在这种电容器，而且，在内部电路中也存在许多类似的电容器。第2双极型保护器件NPNa2的负载小，并且，有效基区宽度窄，这类似于施加相对于高电源电压(VCC)为负过电压的情况。

接着，叙述输入保护电阻R。当把相当高的突变尖峰信号电压加到输入信号接点，如果没有设置输入保护电阻R，则该突变尖峰信号没有变化地施加到内部电路200上。因此，如图7中曲线A所示，加到内部电路200的输入电压Vin随时间增加到相当高的电压，在加到内部电路200的输入电压下降并稳定到预定电压之前，可能使半导体电路元件击穿。但是，如果在输入信号接点15(IN)和内部电路200之间设置输入保护电阻R，由于构成输入保护电阻R的N-阱2R的电阻和寄生电容的时间常数，使突变的尖峰信号变缓，结果，如图7中曲线B所示，加到内部电路200的输入电压Vin的峰值电压可能变小。此外，用图6中的字符″D″表示在N-阱2R和P-型硅衬底1之间形成的PN结二极管。

下面，叙述BVds器件的工作情况。

当把相对于GND电源电压线15(GND)的地电压(GND)施加到输入接点15(IN)时，BVds器件表现为负阻，众所周知，BVds器件导通。另一方面，当施加相对地为负过压时，BVds器件相当于一MOS晶体管。

图8表示静电击穿试验的电路图。

首先，参考图8叙述由MIL-452-883C规定的试验程序。由高压电源HV通过10MΩ的电阻R和开关S把预定电压施加到100PF的电容器C1一个时间周期50ms，然后，转换开关，将存储在电容器C1的电荷。通过1.5KΩ的电阻R1施加到试验DUT的器件一个时间周期100ms。重复该操作5次。

下表1表示如上所述的第1实施例和现有技术实例的试验结果。

表1

MIL-STD-883C

状态	{I}	{II}	{III}	{IV}
状态	{I}	{II}	{III}	{IV}	现有技术	600V	600V	2400V	600V
第1实施例	≥4000V	3800V	≥4000V	≥4000V	现有技术	600V	600V	2400V	600V

以下是电压状态{I}，{II}，{III}，{IV}：

{I}施加相对于GND电源电压为正的电压。

{II}施加相对于VCC电源电压为正的电压。

{III}施加相对于GND电源电压为负的电压。

{IV}施加相对于VCC电源电压为负的电压。

在上述表中，应将电压状态理解为，例如，600V意思是，用预定电压进行上述的静电击穿试验后，当分别把7V，0V，7V电压施加到VCC电源端、GND电源端和连到输入信号接点的输入信号端时，如果上述预定电压不大于600V，则流过输入信号端(即漏电流)的电流小于0.1μA。对此，要注意的是进行静电击穿试验之前，测试的漏电流远小于0.1μA。还要注意，和现有技术相比，第1实施例静电击穿电压得到很大提高。此外，观察到如果图6所示的反向器的栅氧化膜被击穿，则漏电流远大于0.1μA。

下面，叙述由E1AJED-4701规定的试验程序。在此情况，如图8所示的电路，电容器C1为200PF，电阻器R₀为10MΩ，电阻器R1为0Ω。重复5次下述操作，为电容器C1充电100ms，由电容器C1向试验DUT的器件放电100ms。

下表2表示通过上述静电击穿试验和此后按上述状态测试漏电流所获得的第1实施例及现有技术举例的试验结果。

表2

E1AJED-4701

状态	{I}	{II}	{III}	{IV}
状态	{I}	{II}	{III}	{IV}	现有技术	200V	100V	300V	100V
第1实施例	400V	400V	1300V	700V	现有技术	200V	100V	300V	100V

电压状态{I}，{II}，{III}，{IV}和表1中的{I}，{II}，{III}，IV相同。

在测试结果中，和现有技术实例相比，实施例的情况得到很大地改善。

此外，在所谓快速(flash)存储器中，采用12V量级的高电压。为此目的，通过向预定输入信号端施加12V左右模式设定信号，使半导体器件具有能设定工作方式的电路结构。对于该电路结构，不能说现有技术中双极保护器件具有大约14.5V的击穿电压具有足够大裕度。因此，采用这种电路结构存在问题。但是，由于本实施例双极保护器件的击穿电压是大约22.5V，所以可能提供具有足够工作裕度的上述模式设定端点。

图9是表示本发明输入保护电路的另一实施例的布图。在图9中用相同标号表示与图5A所的所相似元件为使叙述简化将省略对它们的解释。

除了使第1和第2双极保护器件NPNb1和NPNb2大大地大于第1实施例的第1和第2双极保护器件NPN1和NPN2以外，第2实施例与第1实施例相同。

特别是，N⁺扩散层11A和12A沿输入信号其间包含一拐角的接点15(IN)两侧延伸，接点15(IN)使N⁺扩散层11A和12A之间的PP⁺区的长度是第1实施例中PP⁺区的长度的大约2.5倍。由于许可大电流流动，所以能提高保护能力。

通过修改，可能形成P⁺扩散层13A，使其延伸并覆盖与图9相类似但是表示对图9所示实施例的改型的图12中第2N⁺扩散层12的底部和侧面。图12中的元件与图9所示的元件相类似，用相同的标号表示，省略进一步的解释。

在上述实施例中，除了双极型保护器件和保护电阻之外，还要设置BVds器件。但是，不必设置一定要省略的BVds器件。其原因是，BVds器件根据施加电压的极性，相当于负阻元件或MOS晶体管，但是，不管施加电压的极性如何，本发明的双极型保护器件是起双极型晶体管的作用的负阻元件，尽管稍有工作差别。

并且，可以用常规CMOS工艺形成按照本发明的双极型保护器件和保护电阻，因此，不需要附加特殊工艺。

由此可见，按照本发明的输入保护电路，其特征是，双极型保护器件包括：具有第2导电类型的与输入信号接点相连的第1扩散层；具有第2导电类型的第2扩散层，它与第1扩散层平行延伸，但与第1扩散层相隔第1间隔；具有第1导电类型的高杂质浓度的第3扩散层，以第1间距与第1和第2扩散层平行地延伸，并与第2扩散层以结连接，但与第1扩散层隔开。

对于这种结构，由于第1导电类型(具有低杂质浓度)的半导体区存在于第2导电类型的第1扩散层和第1导电类型具有高杂质浓度的第3扩散层之间，当把静电过电压施加到输入端时，以一种几乎所有电流都通过双极型保护器件的模式产生的耗尽层的厚度大，结果，难以产生热载流子。按照电流不仅通过双极型保护器件而且还通过其它通路的另一种方式，则可以减少有效基区宽度，所以可以提高保护能力。由此，防止因为施加过电压而引起漏电流的增加，能改善静电击穿电压。

以上根据特殊实施例示出和说明了本发明。但是应注意，本发明不限于所描述结构的细节，但在所附权利要求书的范围内，可以进行变化和改型。

Claims

1.一种用于半导体器件的输入保护电路，它包括：

选择性地涂覆在位于第1导电类型半导体衬底上面的层间绝缘膜上的输入信号接点；

双极型保护器件，它包括：

第1扩散层，它具有与所说第1导电类型相反的第2导电类

型，所说的第1扩散层与所说的第1输入信号接点连接，并选择

性地形成在所述导体衬底的部分表面；

具有所述的第2导电类型的第2扩散层，它形成在所述半导

体衬底的所述部分表面，并与所述第1扩散层平行地延伸，但是

与所述第1扩散层相隔第1间隔；

所述第1导电类型的第3扩散层，它以所述第1间距形成在

所述半导体衬底中，并与第1和第2扩散层平行地延伸，与第2扩

散层以结连接，但与第1扩散层隔开，所述第3扩散层具有高于

所述半导体衬底表面部分的杂质浓度；以及

与所述第2扩散层相连的电源线；及

输入保护电阻，其第1端与所述输入信号接点相连，第2端和输入信号端布线导体相连。

2.一种按照权利要求1的输入保护电路，其特征是，所述第3扩散层延伸以覆盖所述第2扩散层的底部和侧面。

3.一种按照权利要求2的输入保护电路，其特征是，所述输入信号接点是矩形，沿所述输入信号接点矩形的一侧基本上覆盖所述一侧的整个长度，形成所述第1扩散层。

4.一种按照权利要求2的输入保护电路，其特征是，输入信号接点是矩形，沿所述输入信号接点矩形的其间包含一直角拐角的两侧基本上越过所述两侧的每一侧整个长度形成第1扩散层。

5.一种按照权利要求1的输入保护电路，其特征是，所述双级保护器件连在所述输入信号接点和VCC电源线之间，第2双极保护器件具有与所述的双极型保护器件相同的结构，并连在所述输入信号接点和GND电源布线之间。

6.一种按照权利要求5的输入保护电路，其特征是，所述称之为第1双极型保护器件和所述第2双极型保护器件的每一个的所述第3扩散层延伸以覆盖所述第2扩散层的底部和侧面。

7.一种按照权利要求6的输入保护电路，其特征是，所述输入信号接点为矩形，所述第1双极保护器件的所述第1扩散层，沿所述输入信号接点矩形的第1侧基本上越过所述第1侧的整个长度形成，所述第2双极型保护器件的所述第1扩散层，沿所述输入信号接点矩形的第2侧与所述矩形的第1侧相对基本上越过所述第2侧的整个长度形成。

8.一种按照权利要求6的输入保护电路，其特征是，所述输入信号接点为矩形，所述第1双极型保护器件的所述第1扩散层，沿其间包含一直角拐角的所述输入信号接点的矩形第1和第2侧基本上越过所述第1侧和第2侧的每侧整个长度形成，所述第2双极型保护器件的所述第1扩散层，沿所述输入信号接点矩形的其间包含与所述第1直角拐角成对角线的第2直角拐角的第3和第4侧基本上越过所述第3和第4侧中每一侧的整个长度形成。

9.一种按照权利要求1的输入保护电路，还包括另一保护器件，该器件包括，涂覆在所述半导体衬底所述表面上的栅氧化层上的栅极，具有第2导电类型的漏区，它选择性地形成所述半导体衬底的所述表面上，并连到所述输入信号内部布线导体上；具有所述第2导电类型的源区，它与所述栅电极相连。

10.一种按照权利要求1的输入保护器件，其特征是，所述输入保护电阻由扩散电阻形成。