CN1420569A - 高介电系数介质与半导体构成的耐压层 - Google Patents

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Abstract

一种用于高压功率器件的在器件特征层及接触层之间的耐压层，它是由一种(或两种)导电类型的半导体(S)与一种高介电系数的介质(HK)的两个(或三个)区构成，在平行于耐压层和接触层的剖面上，半导体和介质交替排列。

Description

高介电系数介质与半导体构成的耐压层
技术领域
本发明属于半导体器件，特别是半导体功率器件的耐压层。
背景技术
众所周知，在通常的功率器件中，加于n+区和p+区间的反向电压是由一个掺杂较轻而较厚的半导体层来承受的，以下称此层为耐压层(Voltage Sustaining Layer)。对于高压功率器件，导通电阻(或导通压降)也主要由耐压层来决定。此层掺杂愈轻，或厚度愈大，或两者都是，则击穿电压愈高，但导通电阻(或导通压降)也愈大。在许多功率器件中，最重要的问题之一是既要有高的击穿电压又要有低的导通电阻。这两者之间的关系成为制造高性能功率器件的障碍。更有甚者，上述Ron是指耐压层中的导通面积，而实际上耐压层中总有些区域不参加导电。例如，垂直型(纵向型)MOSFET的源衬底区之下的区域，双极型晶体管基区接触层下的区域，都是不参加导电的区域。
本发明人的中国发明专利ZL91101845.X及美国发明专利5,216,275解决了上述问题。其解决方法是在p+区和n+区间用一个复合缓冲层(Composite Buffer Layer，或简称CB层)来耐压。在CB层中含有两种导电类型相反的区域。这两种区域从平行于CB层与n+层(或p+层)界面的任一剖面来讲，都是相间排列的。而在此之前所用的耐压层都是单一导电类型的半导体。在该发明中还公布了用这种耐压层构成的MOST，单位面积的导通电阻Ron正比于击穿电压VB的1.3次方。这代表对通常耐压层关系的一个突破，而MOST其它的电性能也很好。
在过去几年中，半导体功率器件的工业界中发生了重大变化。利用超结(Super Junction)器件的结构(即CB层结构)的MOST已能提供高电压及大电流。
图1(a)和图1(b)代表一个超结功率器件1的制造方法。其过程是先用一个衬底2的半导体片生长第一外延层3。在该图中衬底2是一个重掺杂的n+层，第一外延层3是轻掺杂n层，在这个层中离子注入一层p型区4。一般而言，每50到100伏的耐压需要一个外延层。因此，对一个600V的晶体管，要依次再做图1(a)中5，7，9，11及13的n型外延层，每次外延之后要做图1(a)中的6，8，10，12及14的p型离子注入层。
形成的p型离子注入层4，6，8，10，12与14经过扩散后形成了图1(b)中的p区16，无离子注入影响的区域是n区15。这就形成了相间排列的p区与n区。然后再做器件层或称器件特征层17。器件特征层17中含有离子注入形成的n+源区18，氧化层19及其上的金属栅或多晶硅栅20。在两个n+源区18之间还有一个p+区21，其下还有深结的p+区22，深p+区22与p+区21相联接。
显然，上述的制造方法用了多次外延，很昂贵。CB层结构利用了电荷补偿原理，其中p区与n区的掺杂要精确控制，这也使得制造难度增加，器件的成本增高。
含有CB层结构的MOST另一个缺点是当导通电流很大时，载流子本身的电荷会影响电荷平衡，造成击穿电压随电流增加而下降的二次击穿现象，使安全工作区(SOA)不够理想。
含有CB层结构的MOST的再一个缺点是由于p区与n区之间存在两个电压：一个是内建电压，另一个是当一区导通时在该区内由导通电阻产生的附加电压。这两个电压使两区之间存在耗尽区，从而使导通区的有效截面的面积减小。换言之，导通电阻随电流的增加而增加。
发明内容
本发明的目的，是创造一种新结构的耐压层，称为半导体与高介电系数的介质构成的复合耐压层，简称高介半耐压层或高介半层(High K andSemiconductor Layer，或简称HKS-Layer)。它可以避免上述缺点，而同时使导通电阻Ron与击穿电压VB的关系得到改进，而且具有很高的开关速度。
附图说明
图1(a)：制造COOLMOST的现有技术的方法示意图，表示多次外延及离子注入；
图1(b)：制造COOLMOST的现有技术的方法示意图，表示经过扩散后形成一个周围是n区的p区；
图2(a)：耐压层的说明(W距离内是耐压层)，表示pin二极管；
图2(b)：耐压层的说明(W距离内是耐压层)，表示p+n-n+二极管；
图2(c)：耐压层的说明(W距离内是耐压层)，表示n-RMOST；
图2(d)：耐压层的说明(W距离内是耐压层)，表示n-VDMOST；
图2(e)：耐压层的说明(W距离内是耐压层)，表示Schottky二极管；
图2(f)：耐压层的说明(W距离内是耐压层)，表示接近穿通的IGBT；
图3(a)：通常RMOST及其电场分布，表示RMOST的结构示意图；
图3(b)：通常RMOST及其电场分布，表示在偏压临近击穿电压时的电场分布；
图3(c)：通常RMOST及其电场分布，表示电场的一个不变分量；
图3(d)：通常RMOST及其电场分布，表示电场的一个随距离变化的分量；
图4(a)：CB-RMOST及其电场分布，表示CB-RMOST的结构示意图；
图4(b)：CB-RMOST及其电场分布，表示在偏压临近击穿电压时的电场分布；
图4(c)：CB-RMOST及其电场分布，表示电场的一个不变分量；
图4(d)：CB-RMOST及其电场分布，表示电场的一个随距离变化的分量；
图5(a)：半导体与高介电系数材料构成的耐压层(HKS耐压层)的示意图，表示高介电系数材料与n型半导体构成的耐压层；
图5(b)：半导体与高介电系数材料构成的耐压层(HKS耐压层)的示意图，表示高介电系数材料与p型半导体构成的耐压层；
图5(c)：半导体与高介电系数材料构成的耐压层(HKS耐压层)的示意图，表示高介电系数材料与n型半导体区及p型半导体区构成的耐压层，高介电系数材料的周围是p型半导体区；
图5(d)：半导体与高介电系数材料构成的耐压层(HKS耐压层)的示意图，表示高介电系数材料与n型半导体区及p型半导体区构成的耐压层，高介电系数材料的周围一边是p型半导体区，一边是n型半导体区；
图6(a)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示叉指条图形；
图6(b)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示S区全连通的方块形元胞图形；
图6(c)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示HK区全连通的方块形元胞图形；
图6(d)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示S区全连通的矩形元胞图形；
图6(e)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示HK区全连通的矩形元胞图形；
图6(f)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示镶嵌方块图形；
图6(g)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示S区全连通的六角形密堆积图形；
图6(h)：沿图5中II-II′剖面的HKS耐压层的各种不同结构示意图，表示HK区全连通的六角形密堆积图形。
图7(a)：用叉指条HKS耐压层的n-RMOS的示意图，表示结构示意图；
图7(b)：用叉指条HKS耐压层的n-RMOS的示意图，表示开启特性；
图7(c)：用叉指条HKS耐压层的n-RMOS的示意图，表示关断特性；
图8(a)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示叉指条图形；
图8(b)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示n区全连通的方块形元胞图形；
图8(c)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示p区全连通的方块形元胞图形；
图8(d)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示n区全连通的矩形元胞图形；
图8(e)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示p区全连通的矩形元胞图形；
图8(f)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示镶嵌方块图形之一；
图8(g)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示镶嵌方块图形之二；
图8(h)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示n区全连通的六角形密堆积图形；
图8(i)：沿图5(d)中III-III′剖面的含有p区及n区的HKS耐压层的各种不同结构示意图，表示p区全连通的六角形密堆积图形；
图9：高介电系数材料与半导体材料之间有一个薄的低介电系数的SiO2层的HKS耐压层示意图；
图10(a)：利用HKS耐压层结构的VDMOST的制造过程，表示n+衬底上有n外延层的硅片上刻了深度接近于外延层厚度的槽；
图10(b)：利用HKS耐压层结构的VDMOST的制造过程，表示在槽中填满了HK的介电材料；
图10(c)：利用HKS耐压层结构的VDMOST的制造过程，表示在n型区的表面做器件的有源区；
图11：一个高介电系数材料经过一个轻掺杂n区再和n+漏区接触构成的n-VDMOST的示意图。
图12：一个利用图5(d)的HKS耐压层构成的n-VDMOST的示意图。
图13：一个利用图5(d)的HKS耐压层但p区不与n+漏区直接接触而构成的n-VDMOST的示意图。
图14：一个利用图5(d)的HKS耐压层而构成IGBT的示意图。
图15：一个利用图5(d)的HKS耐压层但具有缓冲层的IGBT的示意图。
具体实施方式
在半导体功率器件中，一般都有一个在p+区(或相当于p+区)与n+区(或相当于n+区)之间的耐压层。图2(a)是一个pin二极管的示意图，它是由p+区24，n+区25和i区23构成，其中i区23是耐压层。这里A是二极管的阳极，K是二极管的阴极。图2(b)是一个p+n-n+二极管的示意图，其中n-区26在反偏压加到击穿电压时耗尽层厚度如为W，则厚度为W的区域是耐压层。图2(c)是一个电子导电的n-RMOST的示意图。这里S是源电极，G是栅电极，D是漏电极。尽管在平面31之上，在栅氧化层32之处并不是p+区，但因为实际使用时在栅氧化层32之下的平面31上的电位和p+源衬底区29与n区27交界面的电位相差不多，其差别比起器件的击穿电压VB小得多，因此可以近似认为是一个等位面。在下面讨论耐压时，把平面31之上的区域称为器件特征层33。器件特征层33对电场分布的作用可当作p+层。图2(d)是一个VDMOST的示意图。这里平面31可近似当作与p+源衬底区29等电位。因此本发明中将以平面31以下到n区27与n+漏区28的界面之间的区域作为耐压层34。而以平面31之上的区域作为器件特征层33。这里假设上述两种MOST在加反偏电压而未达到击穿电压VB时耗尽区的边缘已经到了n型区27与n+漏区28的界面。因此耐压层的厚度为图中所示的W，这种假设符合通常的实际情形。
在上述的情形中，耐压层的两边是p+区与n+(或n)区的半导体。实际上，器件特征层可以不是p+区，而是金属，它和耐压层的n区形成Schottky接触。图2(e)示出一个Schottky二极管的示意图。其中用金属层35代替了上述情形中的p+层。同样的理由，耐压层下面也可以不是和n+(或n)区相接触，而是和金属相接触，形成Schottky接触。因此，我们称耐压层下面的接触的区为接触层。图2(f)示出一个接近穿通的IGBT的情形。耐压层下面接触的可以认为是p+层36。
为了说明本发明的原理，这里先简述传统功率MOS器件击穿电压VB与导通电阻Ron关系不理想的原因。图3(a)是一个RMOST的示意图。它是由n区27，n+源区30，p+源衬底区29和n+漏区28构成。这里G是栅电极，S是源电极，D是漏电极。其中耐压层是图中所示厚度为W的耗尽区域34。图3(b)示出RMSOT中偏压临近击穿电压时的电场分布，E代表在坐标轴y方向上的电场。根据Poisson方程，电场的梯度是qND/∈S。当最大电场达到击穿临界电场Ecrit时，就发生雪崩击穿。击穿临界电场Ecrit的数值约在3·105V/cm左右，E和y之间阴影区的面积代表电场对路径的积分，即击穿电压VB。显然，要击穿电压VB高，必须满足以下两个条件：(1)电场的梯度小，即ND小；(2)耗尽区宽度W大。但是ND小，代表耐压层在导通时载流子浓度小，电阻率高。耗尽层宽度W大，代表导通路径长。由于导通电阻正比于电阻率及路径长度，这会使得导通电阻大大增加。对于功率MOST，最佳的设计是在n区27与n+漏区28临近处电场为Ecrit/3，则击穿电压为2Ecrit·W/3。
上述电场分布可以认为是两个电场的叠加。一个是外加电压VB在一个pin二极管上引起的电场，如图3(c)所示。电场的值等于2Ecrit/3且不随距离变化。另一个是从底部的电场值为-Ecrit/3到顶部的电场值为+Ecrit/3的线性变化的电场，如图3(d)所示，它的梯度为qND/∈S，其峰值为-qNDW/2∈S及+qNDW/2∈S。后一个电场是造成导通电阻Ron随击穿电压VB增大而增大的原因。
本发明人提出的CB耐压层结构(中国发明专利ZL91101845.X及美国发明专利5,216,275)解决了上述问题。以下简要说明CB结构为何能改进导通电阻Ron与击穿电压VB的关系。图4(a)是一个CB-RMOST的示意图。它的耐压层34是由n区27和p区37交替排列而成的，其厚度为W。CB-RMOST在加反偏压而使n区27与p区37全耗尽时，n区27中电离施主的正电荷产生的电力线终止于其邻近的p区37中电离受主的负电荷上。因此n区27中线I-I′的电场如图4(b)的实线所示。它基本上是不变的，只是在靠近平面31及靠近n+漏区28处略有变化。这个电场也可以分解为如图4(c)与图4(d)所示的两个电场。图4(c)相当于一个pin二极管的情形，和图3(c)一样。图4(d)则表示由n区27产生的纵向电场。这个电场比起同样掺杂浓度下的图3(d)的电场小得多。实际上，CB结构中ND可以很大，而产生的这个电场仍然小得多。因为这个由电离施主正电荷产生的纵向电场不是从耐压层中间开始不断积累而来的，而是由n区27顶部及底部附近的电离施主产生的电力线分别被位于上面的栅电极G的负电荷及位于下面的n+漏区28负电荷所终止，而离n区27顶部及底部较远处的电离施主的电场均被周围的p区37的电离受主所终止。
本发明所提出的耐压层结构是将高介电系数的材料与半导体相间排列，构成如图5所示的情形，图中的HK代表高介电系数的材料。
本发明的原理如下。
在图5(a)中，如果HK区38与n区27都很窄，从大体上说，相当于一种混合的材料，其介电系数不是半导体材料的介电系数∈s，而是比它的值大得多，但比高介电系数的材料的介电系数∈D小的一个值。粗略地讲，如混合后当作有介电系数∈M，则当∈D＞＞∈s时，∈M＞＞∈s。这使得象图3(d)那样的斜率qND/∈s，在同样掺杂浓度下会变得很小，成为qND/∈M。用另一句话来说，就是可以用更大值的ND来得到同样的峰值电场Ecrit/3。
用本发明的HKS层作耐压层，由于n型区27耗尽时，其中电离施主发出的电通量线，多数会横向走到邻近的高介电系数的介质38中去，最后通过高介电系数的介质38内部走到顶部被p+区24内感应出的负电荷吸收。因此，n型层27中电离施主产生的最大电场的值会比qND·W/2∈s小得多。而在高介电系数的介质38中，这些从n型区27进来的电通量线，类似于使其产生了许多电离施主。但由于∈D很大，它自身所产生的电场较小。
图5(c)及图5(d)是本发明者的中国发明专利ZL91101845.X及美国发明专利5,216,275的CB结构中引入了高介电系数HK的材料。
在图5(c)中，当p型区37及n型区27都耗尽时。在理想的情形，n区27的电离施主正电荷产生的电通量线恰好全部被p型区37电离施主所终止。在n区27掺杂过重的不理想情形，则多余的电通量线可进入高介电系数介质38内部，然后流到顶部p+区24，终止于p+区24的感应负电荷上。在n区27掺杂过轻的不理想情形，则从底部n+区25有发出的电通量线，经高介电系数的介质内部再流向p区37，终止于多余的电离受主负电荷上。
在图5(d)中，当n型区27及p型区37全耗尽时。在理想的情形，n区27电离施主正电荷产生的电通量线经过高介电系数的介质再流向p区37，被那里的电离受主负电荷所终止。在n区27掺杂过重的不理想情形，其多余的电通量线可经过高介电系数的介质38再流向顶部p+区24，终止于p+区24的感应负电荷上。在n区27掺杂过轻的不理想情形，则从底部n+区25有发出的电通量线，经过高介电系数的介质38内部再流向p区37，终止于多余的电离受主电荷之上。
综上所述，本发明的耐压层中的半导体区可以是n型区也可以是p型区，也可以是两种都有。因此在下面不需要特别指出时，将统一用半导体区S来表示。
在HKS层中，高介电系数的材料与半导体区的安排有许多结构图形。图6示出了一些沿如图5(a)的II-II′剖面的许多高介电系数的材料与半导体区的安排方法。图中由虚线划分出许多元胞。这些图形包括叉指条图形(图6(a))，半导体区全连通的方块形元胞图形(图6(b))，HK区全连通的方块形元胞图形(图6(c))，半导体区全连通的矩形元胞图形(图6(d))，HK区全连通的矩形元胞图形(图6(e))，镶嵌方块图形(图6(f))，半导体区全连通的六角形密堆积图形(图6(g))，HK区全连通的六角形密堆积图形(图6(h))。
图7(a)是一个用HKS层做RMOST的结构示意图。用一个典型数值计算例子可以说明它的优越性。设采用的是叉指条图形，每个元胞宽为13.04μm，n区27及HK区38各占一半宽度，HKS层的厚度为65μm。N区的施主浓度是2.07·1015cm-3，
高介电系数材料的相对介电系数等于234(比硅的相对介电系数高二十倍)。用MEDICI软件做模拟计算，采用了标准模型，得到的击穿电压是750伏，比导通电阻是30mΩ·cm2。而同样击穿电压下的传统的RMOST的比导通电阻是123mΩ·cm2。图7(b)及图7(c)分别示出在750伏电源串联电阻5.75·107Ω·μm下的开启及关闭的瞬态电流特性。所用的栅极电压是从0伏变到20伏以及从20伏变到0伏，可以看到其上升及下降时间各为1ns，开启时间不到2ns，关断时间不到80ns。
显然，这里不存在COOLMOST在大电流下击穿电压下降的问题，即在导通时n区27的电子电荷破坏电荷平衡从而使击穿电压下降的问题。相反，当n区电子数增加时，n区的空间电荷密度会下降，从而使击穿电压增高。这使得这种器件有较大的安全工作区，电流达到100A/cm2而击穿电压维持不变。
另一个优点是，这里不存在象CB结构做的MOST中那样有p区与n区的内建电压或电流通过时的附加电压引起n区27的耗尽问题。因此导通电阻不会随漏源电压增加而增大。只是在电压很大时，引起了n区27(也称漂移区)中电子速度的饱和，电阻有所增加。
图8示出在图5(d)沿III-III′剖面的高介电系数的材料与n型半导体区及p型半导体区的安排的许多结构示意图。这些图形包括叉指条图形(图8(a))，n区全连通方块形元胞图形(图8(b))，p区全连通方块形元胞图形(图8(c))，n区全连通的矩形元胞图形(图8(d))，p区全连通的矩形元胞图形(图8(e))，镶嵌方块图形之一(图8(f))，镶嵌方块图形之二(图8(g))，n区全连通的六角形密堆积图形(图8(h))，p区全连通的六角形密堆积图形(图8(i))。
上述的高介电系数材料，并不限于一种单一的材料。它甚至可以是一种复合的材料。例如，在图6(a)中，如果半导体是Si，它与高介电系数材料之间可以有一个薄的SiO2层40隔开，如图9所示。图中的阴影区代表SiO2层40。尽管SiO2的介电系数很小，但只要SiO2层40足够薄，并不妨碍半导体S的电通量线进入高介电系数的介质HK中去，或电通量线从高介电系数的介质HK进入半导体S中去。
图10是利用本发明制造VDMOST的实施例子之一。一块有n型外延层42的n+衬底41的硅片用各向异性的腐蚀方法刻槽，得到如图10(a)所示的情形。此槽具有边墙和槽底。再用高介电系数的材料填充槽，使其如图10(b)所示那样。然后在n区27内经过扩散或离子注入形成p+源衬底区29及n+源区30。再做金属电极，得到如图10(c)所示的VDMOST结构。
图11示出利用本发明构成的另一种n-VDMOST。它的特点是高介电系数的材料并不与n+漏区28直接接触，而是经过一个n区45来接触。由于这个n区45的存在，VDMOST在导通时靠近n+漏区28的电阻会进一步减小。尽管在漏极D与源极S加反向电压时，图中44区及45区也有小部分电压，但器件的耐压主要靠43区，因此我们把n区45及n+漏区28作为接触层。
图12示出利用本发明的图5(d)结构作耐压层的n-VDMOST的一个元胞的示意图。
图13示出利用本发明构成的与图12相仿的另一个n-VDMOST的一个元胞的示意图。这里，与图12的区别在于，p区37并不与下部n+漏区28直接相联，而是通过一个薄的介质层HK38与下部n+漏区28间接相联。当然，这个联接p区37与n+漏区28的介质层也可以不是高介电系数的材料，而是薄的低介电系数的材料。
图14示出利用本发明所构成的一种IGBT。它与图12的VDMOST的主要区别是接触层不是n+区而是一个p+区36。
图15示出利用本发明构成的一种带有缓冲层(46区)的IGBT。它与图14的主要区别是在接触层内，除有p+的衬底36外，还有在p+衬底36上的一个n+缓冲层46。
上面对利用本发明作了许多实例说明。显然对于本领域的普通技术人员而言，还可以在本发明的思想指导下，作出多种变化及多种器件。

Claims (10)

1、一种半导体功率器件，它包含一个在一个能导电的接触层和一个能导电的器件特征层之间的耐压层，其特征在于：所述的耐压层是由许多相同的元胞紧密排列所构成，每个元胞在其与器件特征层和接触层所形成的两个界面之间有一个半导体区和一个介电系数比半导体区的介电系数高得多的第一介质区，在半导体区和高介电系数的第一介质区之间还可以有一个极薄的低介电系数的第二介质区，使耐压层成为高介半耐压层(HKS layer)，高介半耐压层中每个元胞中的半导体区均有与上述两个界面直接相接触的面，每个元胞中的高介电系数的第一介质区均与上述两个界面直接接触，或通过极薄的低介电系数的第二介质区与上述两个界面间接接触，每个高介电系数的第一介质区在与这两接触面相垂直的方向与半导体区直接接触或通过低介电系数的第二介质区与半导体区间接接触。
2、根据权利要求1所述的耐压层，其中每个元胞中的高介电系数的第一介质区与半导体区直接接触而不经过极薄的低介电系数的第二介质区，每个元胞中的高介电系数的第一介质区与器件特征层直接接触而不经过极薄的低介电系数的第二介质区，每个元胞中的高介电系数的第一介质区与接触层直接接触而不经过极薄的低介电系数的第二介质区。
3、根据权利要求1所述的半导体功率器件，其中每个元胞中的半导体区是第一种导电类型的半导体构成，器件特征层是含有重掺杂的第二种导电类型的半导体区，而接触层是重掺杂的第一种导电类型的半导体。
4、根据权利要求1所述的半导体功率器件，其中每个元胞中的半导体区是第一种导电类型的半导体构成，接触层是在一个重掺杂的第一种导电类型的半导体之上有一个薄的第一种导电类型的半导体构成，所述薄的第一种导电类型的半导体与高介半耐压层直接接触。
5、根据权利要求1所述的半导体功率器件，其中每个元胞中的半导体区既含有第一种导电类型的半导体部分，也含有第二种导电类型的半导体部分，其中第一种导电类型的半导体及第二种导电类型的半导体均与器件特征层及接触层直接接触，而器件特征层是含有重掺杂的第二种导电类型的半导体区。
6、根据权利要求1所述的半导体功率器件，其中每个元胞中的半导体区既含有第一种导电类型的半导体部分，也含有第二种导电类型的半导体部分，其中第一种导电类型的半导体与器件特征层及接触层均直接接触，第二种导电类型的半导体与器件特征层直接接触，且通过一个薄的高介电系数的介质层或一个薄的低介电系数的介质层与接触层间接接触，而器件特征层是含有重掺杂的第二种导电类型的半导体区。
7、根据权利要求5或权利要求6所述的半导体功率器件，其中每个元胞中的高介电系数的第一介质区位于两种不同导电类型的半导体之间。
8、根据权利要求1所述的半导体功率器件，其中的接触层是重掺杂的第二种导电类型的半导体。
9、根据权利要求1所述的半导体功率器件，其中的接触层是在一个重掺杂的第二种导电类型的半导体层上有一个薄的第一种导电类型的半导体层，所述薄的第一种导电类型的半导体层与高介半耐压层直接接触。
10、根据权利要求1所述的耐压层做成的半导体功率器件。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823421B (zh) * 2003-08-20 2010-04-28 株式会社电装 垂直型半导体装置
CN102479805A (zh) * 2010-11-30 2012-05-30 比亚迪股份有限公司 一种超级结半导体元件及其制造方法
CN102714224A (zh) * 2009-11-03 2012-10-03 克里公司 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法
CN102723355A (zh) * 2012-06-29 2012-10-10 电子科技大学 槽栅半导体功率器件
CN103137658A (zh) * 2011-11-30 2013-06-05 成都成电知力微电子设计有限公司 半导体器件的含导电颗粒的绝缘体与半导体构成的耐压层
CN107275383A (zh) * 2017-06-22 2017-10-20 四川大学 一种含有异质结的超结igbt
CN109659353A (zh) * 2018-12-05 2019-04-19 中国电子科技集团公司第十三研究所 低寄生电阻的肖特基二极管

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004007197B4 (de) 2004-02-13 2012-11-08 Infineon Technologies Ag Hochsperrendes Halbleiterbauelement mit niedriger Durchlassspannung
TWI251922B (en) * 2005-07-14 2006-03-21 Siliconware Precision Industries Co Ltd Multichip stack structure
US20070134853A1 (en) * 2005-12-09 2007-06-14 Lite-On Semiconductor Corp. Power semiconductor device having reduced on-resistance and method of manufacturing the same
KR101375035B1 (ko) * 2006-09-27 2014-03-14 맥스파워 세미컨덕터 인크. Ｍｏｓｆｅｔ 및 그 제조 방법
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
EP2109879A4 (en) * 2007-01-09 2011-05-18 Maxpower Semiconductor Inc SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
USRE45449E1 (en) * 2007-12-27 2015-04-07 Infineon Technologies Ag Power semiconductor having a lightly doped drift and buffer layer
US8138047B2 (en) * 2008-04-07 2012-03-20 Inergy Technology Inc. Super junction semiconductor device
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
US8304329B2 (en) * 2008-12-01 2012-11-06 Maxpower Semiconductor, Inc. Power device structures and methods
CN102110716B (zh) 2010-12-29 2014-03-05 电子科技大学 槽型半导体功率器件
CN102184856B (zh) * 2011-03-28 2012-08-29 电子科技大学 一种槽型纵向半导体器件的制造方法
CN103050540B (zh) 2012-12-20 2016-03-30 电子科技大学 使用高介电常数槽结构的低比导通电阻的横向功率器件
CN103441147B (zh) * 2013-08-09 2016-01-20 电子科技大学 一种横向soi功率半导体器件
CN105529262A (zh) * 2014-09-29 2016-04-27 无锡华润华晶微电子有限公司 一种垂直双扩散金属氧化物半导体场效应管及其制作方法
CN108807555A (zh) * 2018-08-08 2018-11-13 电子科技大学 一种肖特基二极管器件
CN109065612A (zh) * 2018-09-12 2018-12-21 深圳尚阳通科技有限公司 一种超级结mosfet结构及其制造方法
CN114725206B (zh) * 2022-03-08 2023-07-25 西南交通大学 一种基于低介电常数介质的SiCVDMOSFET器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5315144A (en) * 1992-09-18 1994-05-24 Harris Corporation Reduction of bipolar gain and improvement in snap-back sustaining voltage in SOI field effect transistor
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US6700157B2 (en) * 1996-01-22 2004-03-02 Fuji Electric Co., Ltd. Semiconductor device
EP1005092A1 (en) * 1998-11-26 2000-05-31 STMicroelectronics S.r.l. High breakdown voltage PN junction structure and related manufacturing process
FR2797094B1 (fr) * 1999-07-28 2001-10-12 St Microelectronics Sa Procede de fabrication de composants unipolaires
US6853033B2 (en) * 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
JP2003017695A (ja) * 2001-07-03 2003-01-17 Mitsubishi Electric Corp 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823421B (zh) * 2003-08-20 2010-04-28 株式会社电装 垂直型半导体装置
CN102714224A (zh) * 2009-11-03 2012-10-03 克里公司 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法
CN102714224B (zh) * 2009-11-03 2015-04-29 克里公司 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法
CN102479805A (zh) * 2010-11-30 2012-05-30 比亚迪股份有限公司 一种超级结半导体元件及其制造方法
CN103137658A (zh) * 2011-11-30 2013-06-05 成都成电知力微电子设计有限公司 半导体器件的含导电颗粒的绝缘体与半导体构成的耐压层
CN102723355A (zh) * 2012-06-29 2012-10-10 电子科技大学 槽栅半导体功率器件
WO2014000340A1 (zh) * 2012-06-29 2014-01-03 电子科技大学 槽栅半导体功率器件
CN102723355B (zh) * 2012-06-29 2015-06-10 电子科技大学 槽栅半导体功率器件
CN107275383A (zh) * 2017-06-22 2017-10-20 四川大学 一种含有异质结的超结igbt
CN107275383B (zh) * 2017-06-22 2019-12-17 四川大学 一种含有异质结的超结igbt
CN109659353A (zh) * 2018-12-05 2019-04-19 中国电子科技集团公司第十三研究所 低寄生电阻的肖特基二极管
CN109659353B (zh) * 2018-12-05 2021-12-24 中国电子科技集团公司第十三研究所 低寄生电阻的肖特基二极管

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Publication number Publication date
AU2002338003A1 (en) 2003-06-10
US20050116284A1 (en) 2005-06-02
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US7230310B2 (en) 2007-06-12

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