KR20150080945A - 전력 반도체 소자 - Google Patents

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KR20150080945A
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박재훈
한경준
송인혁
장창수
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삼성전기주식회사
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Abstract

본 개시는 상부에 에미터 금속 층이 형성되며, 하부에 콜랙터 금속 층이 형성되어 있는 복수의 반도체 소자 층이 적층 되어 형성되는 반도체 적층체; 상기 반도체 소자 층의 사이에 개재되는 절연 층; 및 상기 반도체 적층체의 측면에 형성되는 제1 외부 전극 및 제2 외부 전극을 포함하고, 상기 제1 외부 전극은 상기 에미터 금속 층과 전기적으로 연결되고, 상기 제2 외부 전극은 상기 콜랙터 금속 층과 전기적으로 연결되는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 전류 밀도를 향상시킬 수 있는 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Emission Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Emission Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT의 전류 밀도는 전력 반도체 소자로서의 IGBT의 가장 큰 특징 중 하나이다.
전류 밀도의 향상은 칩 사이즈 전체의 감소를 가지고 오며, 따라서 이러한 전류 밀도의 향상은 전력 반도체 모듈의 사이즈 감소에 영향을 미치게 된다.
현재 실리콘(Si)을 이용하여 제작되는 IGBT의 전류 밀도는 600 A/㎠의 수준에 이르렀고, 전류 밀도를 600 A/㎠ 이상으로 증가시키는 것에 재료적 한계에 다다르고 있는 추세이다.
따라서 전류 밀도를 증가시키기 위한 다른 방안이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1은 반도체 장치에 관한 것이다.
한국공개특허공보 제2008-0033973호
본 개시는 전류 밀도를 향상시킬 수 있는 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 상부에 에미터 금속 층이 형성되며, 하부에 콜랙터 금속 층이 형성되어 있는 복수의 반도체 소자 층이 적층 되어 형성되는 반도체 적층체; 상기 반도체 소자 층의 사이에 개재되는 절연층; 및 상기 반도체 적층체의 측면에 형성되는 제1 외부 전극 및 제2 외부 전극을 포함하고, 상기 제1 외부 전극은 상기 에미터 금속 층과 전기적으로 연결되고, 상기 제2 외부 전극은 상기 콜랙터 금속 층과 전기적으로 연결될 수 있다.
일 실시 예에 있어서, 상기 반도체 소자 층은 100 A/㎠의 전류 밀도가 흐를 수 있다.
일 실시 예에 있어서, 상기 반도체 소자 층의 두께는 30 um 내지 150 um일 수 있다.
일 실시 예에 있어서, 상기 절연층은 에폭시를 이용하여 형성될 수 있다.
일 실시 예에 있어서, 상기 반도체 적층체의 측면과 상기 제1 및 2 외부 전극 사이에 개재되는 측면 절연층;을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 반도체 적층체의 제1면 또는 제2면 중 적어도 일부에 형성되는 커버층;을 더 포함할 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 상부에 에미터 금속 층이 형성되며, 하부에 콜랙터 금속 층이 형성되어 있는 복수의 반도체 소자 층이 상하로 교번하도록 적층 되어 형성되는 반도체 적층체; 상기 반도체 적층체의 측면에 형성되는 제1 외부 전극 및 제2 외부 전극을 포함하고, 상기 제1 외부 전극은 상기 에미터 금속 층과 전기적으로 연결되고, 상기 제2 외부 전극은 상기 콜랙터 금속 층과 전기적으로 연결될 수 있다.
다른 실시 예에 있어서, 상기 반도체 소자 층은 100 A/㎠의 전류 밀도가 흐를 수 있다.
다른 실시 예에 있어서, 상기 반도체 소자 층의 두께는 30 um 내지 150 um일 수 있다.
다른 실시 예에 있어서, 상기 반도체 적층체의 측면과 상기 제1 및 2 외부 전극 사이에 개재되는 측면 절연층;을 더 포함할 수 있다.
다른 실시 예에 있어서, 상기 반도체 적층체의 제1면 또는 제2면 중 적어도 일부에 형성되는 커버층;을 더 포함할 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 복수의 반도체 소자 층을 적층 함으로써, 전력 반도체 소자의 총 전류 밀도를 향상시킬 수 있다.
또한 상기 반도체 소자 층으로 종래에 비해 낮은 전류가 흐르게 됨으로써, 발열이 적고 래치업으로 인해 소자가 파괴될 가능성이 크게 낮아져, 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 도 1의 반도체 소자 층의 개략적인 단면도를 도시한 것이다.
도 3은 본 개시의 커버층을 포함하는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 4는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 5는 본 개시의 커버층을 포함하는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 1을 참조하여, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)에 대해 살펴보면 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 반도체 적층체, 절연층(120), 제1 및 2 외부 전극(130a, 130b)로 구성이 될 수 있다.
상기 반도체 적층체는 복수의 반도체 소자 층(110)을 적층하여 형성될 수 있다.
이하에서 도 2를 참조하여 반도체 소자 층(110)의 구체적인 구조에 대해 살펴 보도록 한다.
도 2는 도 1의 반도체 소자 층(110)의 개략적인 단면도를 도시한 것이다.
도 2을 참조하여 반도체 소자 층(110)의 구조에 대해서 살펴 보면, 상기 반도체 소자 층(110)은 드리프트 영역(10), 바디 영역(20), 에미터 영역(30), 콜랙터 영역(50) 및 상기 에미터 영역(30)부터 드리프트 영역(10)까지 관입하는 트랜치(40)로 구성될 수 있다.
상기 반도체 소자 층(110)은 제1면(1)과 제2면(2)을 가질 수 있다.
상기 제1면(1)은 에미터 금속층(131a)이 형성되어, 상기 에미터 영역(30)과 전기적으로 연결될 수 있으며, 상기 제2면(2)는 콜랙터 금속층(131b)이 형성되어, 상기 콜랙터 영역(50)과 전기적으로 연결될 수 있다.
상기 드리프트 영역(10)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(10)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(10)은 하부에 버퍼 영역(11)을 더 포함할 수 있다.
상기 버퍼 영역(11)은 n형의 불순물을 상기 드리프트 영역(10)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역(11)은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역(11)이 형성되는 경우에는 상기 드리프트 영역(10)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(10)은 상부에 p형의 불순물을 주입하여 바디 영역(20)을 형성할 수 있다.
상기 바디 영역(20)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(10)과 pn 접합을 형성하게 된다.
상기 바디 영역(20)의 제1면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(30)을 형성할 수 있다.
상기 에미터 영역(30)으로부터 상기 바디 영역(20)을 관통하여 상기 드리프트 영역(10)까지 트랜치(40)가 형성될 수 있다.
즉, 상기 트랜치(40)는 상기 에미터 영역(30)으로부터 상기 드리프트 영역(10)의 일부까지 관입하도록 형성될 수 있다.
상기 트랜치(40)는 일 방향으로 길게 형성될 수 있으며, 일 방향에 수직한 방향으로 일정한 간격을 가지며 배열될 수 있다.
상기 트랜치(40)는 상기 드리프트 영역(10), 상기 바디 영역(20) 및 상기 에미터 영역(30)과 접하는 부분에 게이트 절연층이 형성될 수 있다.
상기 게이트 절연층은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 트랜치(40)의 내부에는 도전성 물질이 충전될 수 있다.
상기 도전성 물질은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질에 양의 전압이 인가되는 경우, 상기 바디 영역(20)에 채널이 형성된다.
구체적으로, 상기 도전성 물질에 양의 전압이 인가되는 경우, 상기 바디 영역(20)에 존재하는 전자가 상기 트랜치(40) 쪽으로 끌려오게 되는데, 전자가 상기 바디 영역(20)에 모여서 채널이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치(40)가 전자를 끌어당겨 채널이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(10)의 하부 또는 상기 버퍼 영역(11)의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(50)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(50)은 전력 반도체 소자에 정공을 제공할 수 있다.
소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
전력 반도체 소자가 MOSFET인 경우에는 콜랙터 영역(50)은 n형의 도전형을 가질 수 있다.
하나의 반도체 소자 층(110)은 흐를 수 있는 전류 밀도에 한계가 있다.
구체적으로 현재 실리콘(Si)을 이용하여 제작되는 전력 반도체 소자의 전류 밀도는 600 A/㎠의 수준에 이르렀다.
하나의 반도체 소자 층(110)만을 이용하여 전력 반도체 소자(100)의 전류 밀도를 600 A/㎠ 이상으로 증가시키는 것에 재료적 한계에 부딪쳤다.
또한, 하나의 반도체 소자 층(110)을 이용하여 600 A/㎠의 전류 밀도를 가지는 경우, 전력 반도체 소자(100)의 발열이 심하고 래치-업 또는 단락이 발생하였을 때에 전력 반도체 소자가 파괴될 가능성이 매우 높아진다.
다시 도 1을 참조하여, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 구조를 구체적으로 살펴보면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 상부에 에미터 금속 층(131a)이 형성되며, 하부에 콜랙터 금속 층(131b)이 형성되어 있는 복수의 반도체 소자 층(110)이 적층 되어 형성되는 반도체 적층체; 상기 반도체 소자 층(110)의 사이에 개재되는 절연 층(120); 및 상기 반도체 적층체의 측면에 형성되는 제1 및 2 외부 전극(130a, 130b)을 포함하고, 상기 제1 외부 전극(130a)은 상기 에미터 금속 층(131a)과 전기적으로 연결되고, 상기 제2 외부 전극(130b)은 상기 콜랙터 금속 층(131b)과 전기적으로 연결될 수 있다.
즉, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 복수의 반도체 소자 층(110)을 적층함으로써 전력 반도체 소자(100)의 전류 밀도를 증가시킬 수 있다.
상기 복수의 반도체 소자 층은 적어도 2층 이상의 반도체 소자 층(110)을 적층함으로써, 전력 반도체 소자(100)의 전류 밀도를 향상시킬 수 있다.
예를 들어, 전류 밀도가 600 A/㎠가 필요한 경우, 100 A/㎠의 전류 밀도가 흐를 수 있는 반도체 소자 층(110)을 6개를 적층하여 전력 반도체 소자(100)를 제조할 수 있다.
또는, 전류 밀도가 600 A/㎠가 필요한 경우, 200 A/㎠의 전류 밀도가 흐를 수 있는 반도체 소자 층(110)을 3개를 적층하여 전력 반도체 소자(100)를 제조할 수 있다.
상기 반도체 소자 층(110)의 두께는 30 um 내지 150 um일 수 있다.
상기 반도체 소자 층(110)의 두께가 30 um 이하인 경우, 각 반도체 소자 층(110)의 내압이 200 V이하로 감소하게 되며, 150 um 이상인 경우에는 반도체 적층체의 총 두께가 두꺼워져 반도체 모듈에 사용하기 어렵다.
따라서 내압을 확보하며, 소형화를 하기 위하여 상기 반도체 소자 층(110)의 두께는 30 um 내지 150 um일 수 있다.
종래에 비해, 각 반도체 소자 층(110)을 흐르는 전류 밀도가 매우 낮아지기 때문에 소자에서 발생하는 발열도 급격하게 감소하게 된다.
따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 래치-업에 대한 강건성이 높아질 수 있으며, 전력 반도체 소자(100)의 신뢰성이 크게 향상될 수 있다.
상기 절연 층(120)은 상기 에미터 금속층(131a) 및 상기 콜랙터 금속층(131b)의 사이에 개재되어, 상기 에미터 금속층(131a) 및 상기 콜랙터 금속층(131b)을 서로 절연시키는 역할을 수행할 수 있다.
또한, 상기 절연 층(120)은 상기 에미터 금속층(131a) 및 상기 콜랙터 금속층(131b)을 서로 접착함으로써, 상기 반도체 소자 층(110)이 서로 접착되어 반도체 적층체를 형성할 수 있도록 할 수 있다.
상기 절연 층(120)은 에폭시 계열의 절연체를 이용할 수 있으며, 이에 제한되는 것은 아니다.
상기 제1 외부 전극(130a)과 상기 제2 외부 전극(130b)은 각각 에미터 금속층(131a)과 콜랙터 금속층(131b)와 전기적으로 연결될 수 있다.
상기 제1 및 2 외부 전극(130a, 130b)는 상기 반도체 적층체의 측면에 형성될 수 있으며, 도전성 페이스트를 상기 반도체 적층체에 도포하여 형성시킬 수 있다.
상기 도전성 페이스트는 전도성이 뛰어난 은, 구리와 같은 도전성 분말과 수지를 적절히 혼합하여 형성될 수 있다.
상기 제1 외부 전극(130a)은 상기 콜랙터 금속층(131b)과 전기적으로 연결되지 않아야 하며, 상기 제2 외부 전극(130b)는 상기 에미터 금속층(131a)과 전기적으로 연결되지 않아야 한다.
따라서 상기 제1 외부 전극(130a)과 상기 반도체 적층체의 사이, 상기 제2 외부 전극(130b)과 상기 반도체 적층체의 사이에는 각각 측면 절연층(140a, 140b)가 형성될 수 있다.
상기 측면 절연층(140a, 140b)는 에폭시를 이용하여 형성될 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 반도체 소자 층(110)의 트랜치(40)와 전기적으로 연결되는 게이트 비아(미도시)를 더 포함할 수 있다.
상기 게이트 비아(40)는 반도체 소자 층(110)을 적층한 뒤, 게이트 전극이 형성되는 부분에 비아를 형성하고 도전성 물질을 충전함으로써 각 층의 트랜치(40)와 전기적으로 연결될 수 있다.
상기 게이트 전극은 게이트 버스 라인과 전기적으로 연결되고, 복수의 트랜치(40)는 상기 게이트 버스 라인과 전기적으로 연결되기 때문에, 상기 게이트 비아에 인가되는 전압을 조절함으로써 전력 반도체 소자(100)의 동작을 제어할 수 있다.
도 3은 본 개시의 커버층을 포함하는 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 3을 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 상부 또는 하부 중 적어도 한 곳에 커버층(150a, 150b)가 형성될 수 있다.
상기 커버층(150a, 150b)는 에폭시를 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 커버층(150a, 150b)은 전력 반도체 소자(100)의 외부에서 상기 반도체 적층체로 전도성 이물질이 유입되는 것을 방지할 수 있다.
도 4는 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
이하에서 설명하지 아니하는 구성 요소는 도 1에 기재된 일 실시 예에 따른 전력 반도체 소자(100)에서 설명한 바와 동일하다.
도 4를 참조하여, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)의 구조에 대해 살펴보면, 상부에 에미터 금속 층(231a)이 형성되며, 하부에 콜랙터 금속 층(231b)이 형성되어 있는 복수의 반도체 소자 층(210)이 상하로 교번하여 적층 되어 형성되는 반도체 적층체; 상기 반도체 적층체의 측면에 형성되는 제1 및 2 외부 전극(230a, 230b)을 포함하고, 상기 제1 외부 전극(230a)은 상기 에미터 금속 층(231a)과 전기적으로 연결되고, 상기 제2 외부 전극(230b)은 상기 콜랙터 금속 층(231b)과 전기적으로 연결되는 전력 반도체 소자.
도 4의 하부로부터 연속하여 적층되어 있는 3개의 반도체 소자 층(210)을 기준으로 설명하도록 한다.
도 4에서 보는 바와 같이, 최하부에 위치하는 반도체 소자 층(210)의 제2면(2)에는 콜랙터 금속층(231b)이 형성되어 있으며, 제1면(1)에는 에미터 금속층(231a)이 형성되어 있다.
그 위에 위치하는 반도체 소자 층(210)의 경우, 최하부에 위치하는 반도체 소자 층(210)과 높이 방향으로 반전되어 형성되어 있는 것을 알 수 있다.
즉, 두번째 층에 위치하는 반도체 소자 층(210)은 제1면(1)이 하부에 위치하여 상기 에미터 금속층(231a)과 접하도록 형성되고, 제2면(2)은 상부에 위치하여 다른 콜랙터 금속층(231b)과 접하도록 형성된다.
세번째 층에 위치하는 반도체 소자 층은(210)은 두번째 위치하는 반도체 소자 층(210)과 높이 방향으로 반전되어 형성되게 된다.
즉, 세번째 층에 위치하는 반도체 소자 층(210)은 첫번째 위치하는 반도체 소자 층(210)과 같은 방향으로 적층될 수 있다.
따라서 세번째 층에 위치하는 반도체 소자 층(210)의 제2면(2)은 두번째 층의 반도체 소자 층(210)과 접하도록 형성된 콜랙터 금속층(231b)과 접하도록 형성되며, 상기 제1면(1)은 에미터 금속층(231a)과 접하도록 형성될 수 있다.
즉, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)는 반도체 적층체 사이에 위치하는 절연층을 형성하지 않을 수 있기 때문에, 소자의 두께를 최소화할 수 있다.
절연층 없이 반도체 적층체를 형성하기 위하여, 상기 에미터 금속층(231a)과 상기 콜랙터 금속층(231b)은 도전성 페이스트로 형성된 금속층을 포함하여 형성될 수 있다.
구체적으로 에미터 금속층(231a)과 콜랙터 금속층(231b)은 증착 또는 스퍼터링 등의 방법으로 박막을 형성한 후, 도전성 페이스트를 도포한 후 반도체 소자 층(210)을 상하가 교번하도록 적층되어 형성할 수 있다.
도 5는 본 개시의 커버층을 포함하는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도(200)를 도시한 것이다.
도 5을 참조하면, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)는 상부 또는 하부 중 적어도 한 곳에 커버층(250a, 250b)가 형성될 수 있다.
상기 커버층(250a, 250b)는 에폭시를 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 커버층(250a, 250b)은 전력 반도체 소자(200)의 외부에서 상기 반도체 적층체로 전도성 이물질이 유입되는 것을 방지할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
100: 전력 반도체 소자
110: 반도체 소자층
120: 절연층
130: 외부 전극
140: 측면 절연층
150: 커버 층

Claims (11)

  1. 상부에 에미터 금속 층이 형성되며, 하부에 콜랙터 금속 층이 형성되어 있는 복수의 반도체 소자 층이 적층 되어 형성되는 반도체 적층체;
    상기 반도체 소자 층의 사이에 개재되는 절연층; 및
    상기 반도체 적층체의 측면에 형성되는 제1 외부 전극 및 제2 외부 전극을 포함하고,
    상기 제1 외부 전극은 상기 에미터 금속 층과 전기적으로 연결되고,
    상기 제2 외부 전극은 상기 콜랙터 금속 층과 전기적으로 연결되는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 소자 층은 100 A/㎠의 전류 밀도가 흐를 수 있는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 반도체 소자 층의 두께는 30 um 내지 150 um인 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 절연층은 에폭시를 이용하여 형성되는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 적층체의 측면과 상기 제1 및 2 외부 전극 사이에 개재되는 측면 절연층;을 더 포함하는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 반도체 적층체의 제1면 또는 제2면 중 적어도 일부에 형성되는 커버층;을 더 포함하는 전력 반도체 소자.
  7. 상부에 에미터 금속 층이 형성되며, 하부에 콜랙터 금속 층이 형성되어 있는 복수의 반도체 소자 층이 상하가 교번하도록 적층 되어 형성되는 반도체 적층체;
    상기 반도체 적층체의 측면에 형성되는 제1 외부 전극 및 제2 외부 전극을 포함하고,
    상기 제1 외부 전극은 상기 에미터 금속 층과 전기적으로 연결되고,
    상기 제2 외부 전극은 상기 콜랙터 금속 층과 전기적으로 연결되는 전력 반도체 소자.
  8. 제7항에 있어서,
    상기 반도체 소자 층은 100 A/㎠의 전류 밀도가 흐를 수 있는 전력 반도체 소자.
  9. 제7항에 있어서,
    상기 반도체 소자 층의 두께는 30 um 내지 150 um인 전력 반도체 소자.
  10. 제7항에 있어서,
    상기 반도체 적층체의 측면과 상기 제1 및 2 외부 전극 사이에 개재되는 측면 절연층;을 더 포함하는 전력 반도체 소자.
  11. 제7항에 있어서,
    상기 반도체 적층체의 제1면 또는 제2면 중 적어도 일부에 형성되는 커버층;을 더 포함하는 전력 반도체 소자.



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