KR20140072729A - 전력 반도체 소자 및 그 제조 방법 - Google Patents

전력 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140072729A
KR20140072729A KR1020120140576A KR20120140576A KR20140072729A KR 20140072729 A KR20140072729 A KR 20140072729A KR 1020120140576 A KR1020120140576 A KR 1020120140576A KR 20120140576 A KR20120140576 A KR 20120140576A KR 20140072729 A KR20140072729 A KR 20140072729A
Authority
KR
South Korea
Prior art keywords
layer
drift layer
conductivity type
type
trench
Prior art date
Application number
KR1020120140576A
Other languages
English (en)
Inventor
김광수
박재훈
서범석
송인혁
이영기
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120140576A priority Critical patent/KR20140072729A/ko
Priority to JP2013021747A priority patent/JP2014112625A/ja
Publication of KR20140072729A publication Critical patent/KR20140072729A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

본 발명은 제1 도전형의 드리프트층; 상기 드리프트층의 상부를 식각하여 형성된 복수의 트렌치 게이트; 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층과 동일한 불순물 농도를 갖는 제1 도전형의 다이오드 영역; 및 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 포함하는 트랜지스터 영역; 을 포함하며, 상기 다이오드 영역과 상기 트랜지스터 영역은 교대로 형성되며, 상기 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)에 비해 작은 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and mathod for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Silicon)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Silicon Field Emittion Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Silicon Field Emittion Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역병렬로 연결해주어야 한다.
따라서, 이러한 별도의 다이오드를 연결하지 않고 IGBT 소자 내에 MOSFET과 같이 다이오드(diode)가 내장되어 IGBT를 개발하는 연구가 활발히 진행되고 있다.
이러한 다이오드가 내장된 IGBT를 RC-IGBT(Reverse Conducting - Insulated Gate Bipolar Transistor)라 한다.
RC-IGBT의 경우, IGBT와 다이오드의 실장 면적을 획기적으로 감소시킴으로써 전력 반도체 모듈의 소형화 및 고집적화에 기여하게 된다.
이에 따라 전력 반도체 모듈을 포함한 인버터 시스템의 소형화 및 고집적화를 달성할 수 있게 된다.
종래에는 바닥면에 n 영역과 p 영역이 일정 패턴을 갖도록 하여 다이오드 영역을 구현하였다.
이러한 구조의 RC-IGBT의 경우, 바닥면 패턴 형성 및 이온 주입(Ion implantation) 등의 신규 공정이 추가 되기 때문에 소자의 제작 공정비의 상승과 공정이 복잡해지는 문제가 있다.
본 발명에서 제안하는 전력 반도체 소자의 경우, 상기한 종래의 RC-IGBT와 전혀 다른 구조를 제시하였으며, 기존의 IGBT 제작 공정을 그대로 활용할 수 있기 때문에 소자의 제작 공정이 단순하며 제작 단가의 증가도 거의 없다.
하기의 선행기술문헌에 기재되어 있는 특허문헌 1은 다이오드가 내장된 전력용 소자에 관한 발명이다.
특허문헌 1은 다이오드가 내장된 IGBT를 제작하기 위해서 상부에 콜랙터 영역 및 음극을 위치시켜 소자의 오프(off)시 잔류하는 홀을 제거하는 것으로 본원 발명과 해결하고자 하는 방법과 발명의 구조 등에서 차이가 있다.
나아가, 특허문헌 1에 기재된 발명은 기존의 IGBT의 공정만으로 제작할 수 없으며, 상부에 콜랙터 영역 및 음극을 위치시키는 추가적인 공정이 필요하여 본 발명과 차이가 있다.
한국 공개특허공보 제1999-0066466호
따라서, 본 명세서는 전술한 문제점들을 해결하는 방안들을 제공하는 것을 목적으로 한다.
구체적으로, 본 명세서는 다이오드 영역과 트랜지스터 영역으로 구분되는 전력 반도체 소자를 제공하고자 한다.
또한, 본 명세서의 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작은 전력 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 제1 도전형의 드리프트층; 상기 드리프트층의 상부를 식각하여 형성된 복수의 트렌치 게이트; 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층과 동일한 불순물 농도를 갖는 제1 도전형의 다이오드 영역; 및 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 포함하는 트랜지스터 영역; 을 포함하며, 상기 다이오드 영역과 상기 트랜지스터 영역은 교대로 형성되며, 상기 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)에 비해 작을 수 있다.
상기 다이오드 영역의 불순물 농도가 상기 드리프트층의 농도보다 낮을 수 있다.
상기 드리프트층의 하부에 접하여 형성되는 제2 도전형의 콜랙터층을 포함할 수 있다.
본 발명의 일 실시형태에 따른 반도체 소자는 상기 트렌치 게이트의 상부에 형성되는 게이트 절연층; 상기 게이트 절연층과 상기 드리프트층의 상부에 형성되는 에미터 금속층; 및 상기 콜랙터층의 하부에 형성되는 콜랙터 금속층; 을 더 포함할 수 있다.
상기 드리프트층의 하부에 형성되며, 상기 콜랙터층의 상부와 접하는 고농도의 제1 도전형의 버퍼층을 포함할 수 있다.
상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형일 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 제1 도전형의 드리프트층; 상기 드리프트층의 상부를 식각하여 형성된 복수의 트렌치 게이트; 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층과 동일한 농도를 갖는 제1 도전형의 다이오드 영역; 및 상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 포함하는 트랜지스터 영역; 을 포함하며, 상기 트랜지스터 영역은 2 이상의 영역이 연속하여 형성되고, 상기 다이오드 영역의 게이트 사이의 거리(d1)가 상기 트랜지스터 영역의 게이트 사이의 거리(d2)에 비해 작을 수 있다.
상기 다이오드 영역의 농도가 상기 드리프트층의 농도보다 낮을 수 있다.
상기 드리프트층의 하부에 접하여 형성되는 제2 도전형의 콜랙터층을 포함할 수 있다.
본 발명의 다른 실시형태에 따른 전력 반도체 소자는 상기 트렌치 게이트의 상부에 형성되는 게이트 절연층; 상기 게이트 절연층과 상기 드리프트층 상부에 형성되는 에미터 금속층; 및 상기 콜랙터층의 하부에 형성되는 콜랙터 금속층; 을 더 포함할 수 있다.
상기 드리프트층의 하부에 형성되며, 상기 콜랙터층의 상부와 접하는 고농도의 제1 도전형의 버퍼층을 포함할 수 있다.
상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형일 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법은 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작도록 상기 드리프트층을 식각하여 복수의 트렌치 게이트를 형성하는 단계; 상기 트렌치 게이트의 내부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 트렌치 게이트의 내부에 폴리실리콘 또는 금속을 형성하는 단계; 및 상기 트랜지스터 영역에 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 형성하는 단계; 를 포함할 수 있다.
상기 웰 및 상기 에미터 층은 이온 주입(Ion implantation)을 이용하여 형성될 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상기 에미터층을 형성하는 단계를 수행한 후, 상기 트렌치 게이트의 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막과 상기 드리프트층 상부에 에미터 금속층을 형성하는 단계; 상기 드리프트층의 하부의 일부를 제거하는 단계; 상기 드리프트층의 하부에 불순물을 주입하여 제2 도전형의 콜랙터층을 형성하는 단계; 및 상기 콜랙터층의 하부에 콜랙터 금속층을 형성하는 단계; 를 더 포함할 수 있다.
상기 드리프트층의 하부의 일부를 제거하는 단계를 수행한 후, 상기 드리프트층 하부에 불순물을 주입하여 고농도의 제1 도전형의 버퍼층을 형성하는 단계; 를 더 포함할 수 있다.
상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형일 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 드리프트층을 마련하는 단계; 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작으며, 2 이상의 상기 트랜지스터 영역이 연속하도록 상기 드리프트층을 식각하여 복수의 트렌치 게이트를 형성하는 단계; 상기 트렌치 게이트의 내부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 트렌치 게이트의 내부에 폴리실리콘 또는 금속을 형성하는 단계; 및 상기 트랜지스터 영역에 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 형성하는 단계; 를 포함할 수 있다.
상기 웰 및 상기 에미터 층은 이온 주입(Ion implantation)을 이용하여 형성될 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상기 에미터층을 형성하는 단계를 수행한 후, 상기 트렌치 게이트의 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막과 상기 드리프트층 상부에 에미터 금속층을 형성하는 단계; 상기 드리프트층의 하부의 일부를 제거하는 단계; 상기 드리프트층의 하부에 불순물을 주입하여 제2 도전형의 콜랙터층을 형성하는 단계; 및 상기 콜랙터층의 하부에 콜랙터 금속층을 형성하는 단계; 를 더 포함할 수 있다.
상기 드리프트층의 하부의 일부를 제거하는 단계를 수행한 후, 상기 드리프트층 하부에 불순물을 주입하여 고농도의 제1 도전형의 버퍼층을 형성하는 단계; 를 포함할 수 있다.
상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형일 수 있다.
본 명세서의 개시에 의하여, 전술한 종래 기술의 문제점이 해결된다.
구체적으로 본 명세서의 개시에 의해, 별도의 추가 공정 없이 다이오드 영역이 내장된 전력 반도체 소자를 제공할 수 있다.
또한, 본 명세서의 개시에 의해, IGBT와 다이오드의 실장 면적을 획기적으로 감소시킴으로써 전력 반도체 모듈의 소형화 및 고집적화에 기여할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 온(on) 동작시의 전류 흐름 및 공핍층을 나타내는 개략적인 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 오프(off) 동작시의 전류 흐름을 나타내는 개략적인 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 제조 공정을 나타낸 도면이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 사이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 1의 참조하면, 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 n형의 드리프트층(10); 상기 드리프트층(10)의 상부를 식각하여 형성된 복수의 트렌치 게이트(20); 상기 복수의 트렌치 게이트(20) 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층(10)과 동일한 불순물 농도를 갖는 n형의 다이오드 영역(D); 및 상기 복수의 트렌치 게이트(20) 중 인접하는 게이트 사이에 형성되며, p형의 웰(30) 및 고농도의 n형의 에미터층(40)을 포함하는 트랜지스터 영역(T); 을 포함하며, 상기 다이오드 영역(D)과 상기 트랜지스터 영역(T)은 교대로 형성되며, 상기 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)에 비해 작게 형성될 수 있다.
상기 드리프트층(10)은 n형의 불순물 농도가 저농도일 수 있다.
IGBT의 주요 특성중 하나인 내압은 기본적으로 드리프트층(10)의 두께와 불순물 농도에 의해 결정된다.
내압을 향상시키기 위해서는 두께를 증가시키고, 불순물의 농도를 감소시켜야 하는데, 이러한 경우 IGBT의 Vce(sat)이 증가하므로 조건의 적정화가 필요하다.
또한, 칩 가장자리에서의 전계 집중을 완화시켜 원자재에 의한 내압을 유지하기 위한 처리가 필요하므로, 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 전계제한링(미도시)을 포함할 수 있다.
상기 트렌치 게이트(20)는 포토 레지스트를 이용하여 형성될 수 있다.
상기 트렌치 게이트(20)는 드리프트층(10)과 접하는 면에 게이트 절연층(21)이 형성될 수 있다.
상기 트렌치 게이트(20)의 내부에는 폴리실리콘 또는 금속이 채워질 수 있다.
IGBT는 게이트의 형태가 MOS의 형태를 취하고 있어, 게이트에 전압이 인가되는 경우, 웰에 채널이 형성됨으로써 작동하게 된다.
즉, 게이트 내부의 폴리실리콘 또는 금속과 전기적으로 연결된 게이트 전극(미도시)에 소자의 문턱 저압보다 높은 전압이 인가되면 전극 하단의 p형 웰의 표면에 극성이 역전되어, n형의 채널이 형성되고, 이로써 트랜지스터로써 작동하게 된다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층의 하부에 접하여 형성되는 p형의 콜랙터층(50)을 더 포함할 수 있다.
상기 콜랙터층(50)은 소자가 온(on) 동작시에 p형 웰(30)에 형성된 채널을 통해 주입된 전자 전류가 상기 p형의 콜랙터층(50)으로부터의 정공(hole) 전류의 주입을 유도하여 소수 캐리어(carrier)의 고농도 주입이 일어나기 때문에 드리프트층(10)의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생한다.
따라서, 상기 전도도 변조로 인하여 드리프트층(10)에서의 저항 성분이 매우 작아져서 고압에서의 응용이 가능하게 된다.
본 발명의 일 실시형태에 따른 반도체 소자는 상기 트렌치 게이트(20)의 상부에 형성되는 게이트 절연층(22); 상기 게이트 절연층(22)과 상기 드리프트층(10)의 상부에 형성되는 에미터 금속층(60); 및 상기 콜랙터층(50)의 하부에 형성되는 상기 드리프트층(10)의 하부에 접하여 형성되는 제2 도전형의 콜랙터층(50)을 더 포함할 수 있다.
상기 드리프트층(10)의 하부에 형성되며, 상기 콜랙터층(50)의 상부와 접하는 고농도의 제1 도전형의 버퍼층(11)을 더 포함할 수 있다.
상기 버퍼층(11)은 필드 스톱(Field Stop) 기능을 제공할 수 있다. 따라서 본 실시 형태에 따른 전력 반도체 소자는 버퍼층(11)이 없는 경우에 비하여 같은 내압 조건에서 드리프트층(10)이 얇게 형성될 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 드리프트층(10)과 동일한 불순물 농도를 갖는 n형의 다이오드 영역(D); 및 상기 복수의 트렌치 게이트(10) 중 인접하는 게이트 사이에 형성되며, p형의 웰(30) 및 고농도의 n형의 에미터층(40)을 포함하는 트랜지스터 영역(T); 을 포함하며, 상기 다이오드 영역(D)과 상기 트랜지스터 영역(T)은 교대로 형성되며, 상기 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)에 비해 작게 형성될 수 있다.
상기 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)에 비해 작게 형성됨에 따라서 게이트 전극의 온(on) 및 오프(off)에 따라 각 영역이 다이오드 영역(D)과 트랜지스터 영역(T)으로 기능할 수 있다.
도 2 및 도 3을 참조하여, 각 영역이 다이오드 영역(D)과 트랜지스터 영역(T)으로 기능하는 원리에 대하여 설명하겠다.
도 2는 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 온(on) 동작시의 전류 흐름 및 공핍층을 나타내는 개략적인 단면도이다.
도 3을 참조하면, 소자의 온(on) 동작시에 게이트 전극에 바이어스(bias)가 인가됨에 따라서 트랜지스터 영역(T)에 형성된 p형 웰(30)에 도 2에 트랜지스터 영역(T)에 점선으로 도시한 것과 같은 컨덕팅 채널(conducting channel)이 형성하게 된다.
따라서, 트랜지스터 영역(T)은 소자가 온(on) 동작함에 따라서, 도 2의 트랜지스터 영역(T)에 도시된 화살표와 같이 전류가 흐르게 된다.
이에 반해, 다이오드 영역(D)에는 드리프트층(10)과 동일하거나 이보다 낮은 농도의 불순물이 주입되어있기 때문에, 소자의 온(on) 동작시에 게이트 전극에 바이어스(bias)가 인가됨에 따라서 도 2에 다이오드 영역(D)에 점선으로 도시한 것과 같은 공핍층(depletion layer)이 발생하게 된다.
이에 따라서 다이오드 영역(D)은 도 2에 다이오드 영역(D)에 도시된 화살표와 같이 전류가 흐를 수 있는 경로가 차단되어, 전류가 흐르지 못하게 된다.
즉, 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)보다 작아야지만, 소자의 온(on) 동작시 다이오드 영역(D)에 공핍층이 형성되어 다이오드 영역(D)에서의 전류의 흐름을 차단할 수 있게 된다.
도 3은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 오프(off) 동작시의 전류 흐름 및 공핍층을 나타내는 개략적인 단면도이다.
도 3을 참조하면, 소자의 오프(off) 동작시에는 온(on) 동작시에 전류가 흐르던 트랜지스터 영역의 p형 웰의 컨덕팅 채널(conduction channel)이 닫혀버리게 되고, 이에 따라 도 3의 트랜지스터 영역에 도시된 화살표와 같이 기존에 흐르던 전류는 흐르지 않게 된다.
하지만, 다이오드 영역에서는 공핍층(depletion layer)가 사라짐에 따라서 소자에서 발생한 역전류가 에미터 금속으로 빠져나갈 수 있는 경로를 형성하게 된다.
이에 따라, 기존 구조에서 별도의 다이오드를 사용하여 발생한 역전류를 제어하던 구조에서 탈피하여 소자 하나로 IGBT와 다이오드의 성능을 구현할 수 있게 된다.
도 4는 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 n형의 드리프트층(10); 상기 드리프트층(10)의 상부를 식각하여 형성된 복수의 트렌치 게이트(20); 상기 복수의 트렌치 게이트(20) 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층(10)과 동일한 불순물 농도를 갖는 n형의 다이오드 영역(D); 및 상기 복수의 트렌치 게이트(20) 중 인접하는 게이트 사이에 형성되며, p형의 웰(30) 및 고농도의 n형의 에미터층(40)을 포함하는 트랜지스터 영역(T); 을 포함하며, 상기 트랜지스터 영역(T)은 2 이상의 영역이 연속하여 형성되며, 상기 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)에 비해 작게 형성될 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 상기 트랜지스터 영역(T)이 2 이상의 영역이 연속하여 형성될 수 있도록 하였다.
실질적으로 소자가 온(on) 동작시에 소자의 주요 특성에 영향을 미치는 것은 트랜지스터 영역(T)이므로, 상기 트랜지스터 영역(T)과 상기 다이오드 영역(D)을 적절히 배치할 필요가 있다.
그러므로, 상기 트랜지스터 영역(T)이 2 이상의 영역이 연속하여 형성되게 함으로써 전력 반도체 소자의 유리한 특성을 얻을 수 있으며, 다이오드 영역(D)을 전력 반도체 소자에 포함시킴으로써 다이오드의 실장 면적을 획기적으로 감소시킴으로써 전력 반도체 모듈의 소형화 및 고집적화에 기여할 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층의 하부에 접하여 형성되는 p형의 콜랙터층(50)을 더 포함할 수 있다.
상기 콜랙터층(50)은 소자가 온(on) 동작시에 p형 웰(30)에 형성된 채널을 통해 주입된 전자 전류가 상기 p형의 콜랙터층(50)으로부터의 정공(hole) 전류의 주입을 유도하여 소수 캐리어(carrier)의 고농도 주입이 일어나기 때문에 드리프트층(10)의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생한다.
따라서, 상기 전도도 변조로 인하여 드리프트층(10)에서의 저항 성분이 매우 작아져서 고압에서의 응용이 가능하게 된다.
본 발명의 다른 실시형태에 따른 반도체 소자는 상기 트렌치 게이트(20)의 상부에 형성되는 게이트 절연층(22); 상기 게이트 절연층(22)과 상기 드리프트층(10)의 상부에 형성되는 에미터 금속층(60); 및 상기 콜랙터층(50)의 하부에 형성되는 상기 드리프트층(10)의 하부에 접하여 형성되는 제2 도전형의 콜랙터층(50)을 더 포함할 수 있다.
상기 드리프트층(10)의 하부에 형성되며, 상기 콜랙터층(50)의 상부와 접하는 고농도의 제1 도전형의 버퍼층(11)을 더 포함할 수 있다.
상기 버퍼층(11)은 필드 스톱(Field Stop) 기능을 제공할 수 있다. 따라서 본 실시 형태에 따른 전력 반도체 소자는 버퍼층(11)이 없는 경우에 비하여 같은 내압 조건에서 드리프트층(10)이 얇게 형성될 수 있다.
도 5는 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 개략적인 제조 공정을 나타낸 도면이다.
도 4 및 5를 참조하면, 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 드리프트층(10)을 마련하는 단계(미도시); 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)보다 작으며, 2 이상의 상기 트랜지스터 영역(T)이 연속하도록 상기 드리프트층(10)을 식각하여 복수의 트렌치 게이트(20)를 형성하는 단계(도 5a); 상기 트렌치 게이트의 내부에 게이트 절연막(21) 형성하는 단계(도 5b); 상기 게이트 절연막(21)이 형성된 트렌치 게이트의 내부에 폴리실리콘 또는 금속을 형성하는 단계(도 5c); 및 상기 트랜지스터 영역(T)에 p형의 웰(30) 및 고농도의 n형의 에미터층(40)을 형성하는 단계(도 5f); 를 포함할 수 있다.
상기 웰(30) 및 상기 에미터층(40)은 이온 주입(Ion implantation)을 이용하여 형성될 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상기 다이오드 영역(D)의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역(T)의 트렌치 게이트 사이의 거리(d2)보다 작도록, 솔더 레지스트를 이용하여 형성할 수 있다.
즉, 기존의 제조 방법과 비교하여 별도의 공정을 추가하지 않으며, 다이오드가 포함된 전력 반도체 소자를 제작할 수 있다.
따라서, 추가적인 제조 공정 및 제조비용의 증가 없이 전력 반도체 소자와 다이오드의 실장 면적을 획기적으로 감소시킴으로써 전력 반도체 모듈의 소형화 및 고집적화에 기여할 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상기 에미터층을 형성하는 단계를 수행한 후, 상기 트렌치 게이트(20)의 상부에 게이트 절연막(22)을 형성하는 단계; 상기 게이트 절연막(20)과 상기 드리프트층(10) 상부에 에미터 금속층(60)을 형성하는 단계(도 5e); 상기 드리프트층(10)의 하부의 일부를 제거하는 단계(도 5f); 상기 드리프트층(10)의 하부에 불순물을 주입하여 p형의 콜랙터층(11)을 형성하는 단계(도 5f); 및 상기 콜랙터층(50)의 하부에 콜랙터 금속층(70)을 형성하는 단계(도 5g); 를 더 포함할 수 있다.
상기 드리프트층(10)의 하부의 일부를 제거하는 단계를 수행한 후, 상기 드리프트층 하부에 불순물을 주입하여 고농도의 n형의 버퍼층(11)을 형성하는 단계(도5f); 를 더 포함할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 드리프트층
20: 트렌치 게이트
30: 웰
40: 에미터층
50: 콜랙터층
60: 에미터 금속층
70: 콜랙터 금속층
D: 다이오드 영역
T: 트랜지스터 영역

Claims (22)

  1. 제1 도전형의 드리프트층;
    상기 드리프트층의 상부를 식각하여 형성된 복수의 트렌치 게이트;
    상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층과 동일한 농도를 갖는 제1 도전형의 다이오드 영역;
    상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 포함하는 트랜지스터 영역; 및
    상기 다이오드 영역과 상기 트랜지스터 영역은 교대로 형성되며,
    상기 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작은 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 다이오드 영역의 불순물 농도가 상기 드리프트층의 농도보다 낮은 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 드리프트층의 하부에 접하여 형성되는 제2 도전형의 콜랙터층을 포함하는 전력 반도체 소자.
  4. 제3항에 있어서,
    상기 트렌치 게이트의 상부에 형성되는 게이트 절연층;
    상기 게이트 절연층과 상기 드리프트층의 상부에 형성되는 에미터 금속층; 및
    상기 콜랙터층의 하부에 형성되는 콜랙터 금속층; 을 포함하는 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 드리프트층의 하부에 형성되며, 상기 콜랙터층의 상부와 접하는 고농도의 제1 도전형의 버퍼층을 포함하는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인 전력 반도체 소자.
  7. 제1 도전형의 드리프트층;
    상기 드리프트층의 상부를 식각하여 형성된 복수의 트렌치 게이트;
    상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며, 상기 드리프트층과 동일한 농도를 갖는 제1 도전형의 다이오드 영역;
    상기 복수의 트렌치 게이트 중 인접하는 게이트 사이에 형성되며 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 포함하는 트랜지스터 영역; 및
    상기 트랜지스터 영역은 2 이상의 영역이 연속하여 형성되며,
    상기 다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 상기 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작은 전력 반도체 소자.
  8. 제7항에 있어서,
    상기 다이오드 영역의 농도가 상기 드리프트층의 농도보다 낮은 전력 반도체 소자.
  9. 제7항에 있어서,
    상기 드리프트층의 하부에 접하여 형성되는 제2 도전형의 콜랙터층을 포함하는 전력 반도체 소자.
  10. 제9항에 있어서,
    상기 트렌치 게이트의 상부에 형성되는 게이트 절연층;
    상기 게이트 절연층과 상기 드리프트층 상부에 형성되는 에미터 금속층; 및
    상기 콜랙터층의 하부에 형성되는 콜랙터 금속층; 을 포함하는 전력 반도체 소자.
  11. 제10항에 있어서,
    상기 드리프트층의 하부에 형성되며, 상기 콜랙터층의 상부와 접하는 고농도의 제1 도전형의 버퍼층을 포함하는 전력 반도체 소자.
  12. 제7항에 있어서,
    상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인 전력 반도체 소자.
  13. 드리프트층을 마련하는 단계;
    다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작도록 상기 드리프트층을 식각하여 복수의 트렌치 게이트를 형성하는 단계;
    상기 트렌치 게이트의 내부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 트렌치 게이트의 내부에 폴리실리콘 또는 금속을 형성하는 단계; 및
    상기 트랜지스터 영역에 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 형성하는 단계; 를 포함하는 전력 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 웰 및 상기 에미터 층은 이온 주입(Ion implantation)을 이용하여 형성되는 전력 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 에미터층을 형성하는 단계를 수행한 후,
    상기 트렌치 게이트의 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막과 상기 드리프트층 상부에 에미터 금속층을 형성하는 단계;
    상기 드리프트층의 하부의 일부를 제거하는 단계;
    상기 드리프트층의 하부에 불순물을 주입하여 제2 도전형의 콜랙터층을 형성하는 단계; 및
    상기 콜랙터층의 하부에 콜랙터 금속층을 형성하는 단계; 를 포함하는 전력반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 드리프트층의 하부의 일부를 제거하는 단계를 수행한 후,
    상기 드리프트층 하부에 불순물을 주입하여 고농도의 제1 도전형의 버퍼층을 형성하는 단계; 를 포함하는 전력 반도체 소자의 제조 방법.
  17. 제13항에 있어서,
    상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인 전력 반도체 소자의 제조 방법.
  18. 드리프트층을 마련하는 단계;
    다이오드 영역의 트렌치 게이트 사이의 거리(d1)가 트랜지스터 영역의 트렌치 게이트 사이의 거리(d2)보다 작으며, 2 이상의 상기 트랜지스터 영역이 연속하도록 상기 드리프트층을 식각하여 복수의 트렌치 게이트를 형성하는 단계;
    상기 트렌치 게이트의 내부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 트렌치 게이트의 내부에 폴리실리콘 또는 금속을 형성하는 단계; 및
    상기 트랜지스터 영역에 제2 도전형의 웰 및 고농도의 제1 도전형의 에미터층을 형성하는 단계; 를 포함하는 전력 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 웰 및 상기 에미터 층은 이온 주입(Ion implantation)을 이용하여 형성되는 전력 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 에미터층을 형성하는 단계를 수행한 후,
    상기 트렌치 게이트의 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막과 상기 드리프트층 상부에 에미터 금속층을 형성하는 단계;
    상기 드리프트층의 하부의 일부를 제거하는 단계;
    상기 드리프트층의 하부에 불순물을 주입하여 제2 도전형의 콜랙터층을 형성하는 단계; 및
    상기 콜랙터층의 하부에 콜랙터 금속층을 형성하는 단계; 를 포함하는 전력반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 드리프트층의 하부의 일부를 제거하는 단계를 수행한 후,
    상기 드리프트층 하부에 불순물을 주입하여 고농도의 제1 도전형의 버퍼층을 형성하는 단계; 를 포함하는 전력 반도체 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인 전력 반도체 소자의 제조 방법.
KR1020120140576A 2012-12-05 2012-12-05 전력 반도체 소자 및 그 제조 방법 KR20140072729A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120140576A KR20140072729A (ko) 2012-12-05 2012-12-05 전력 반도체 소자 및 그 제조 방법
JP2013021747A JP2014112625A (ja) 2012-12-05 2013-02-06 電力半導体素子およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120140576A KR20140072729A (ko) 2012-12-05 2012-12-05 전력 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140072729A true KR20140072729A (ko) 2014-06-13

Family

ID=51126516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120140576A KR20140072729A (ko) 2012-12-05 2012-12-05 전력 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
JP (1) JP2014112625A (ko)
KR (1) KR20140072729A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762181A (zh) * 2016-03-04 2016-07-13 李思敏 一种多晶硅发射极晶体管及其制造方法
CN109155332B (zh) 2016-11-17 2021-07-23 富士电机株式会社 半导体装置
JP7346170B2 (ja) * 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
KR102414387B1 (ko) * 2022-01-17 2022-06-29 (주) 트리노테크놀로지 전력 반도체 장치와 그 제조 방법
CN115985852B (zh) * 2023-03-22 2023-06-23 上海鼎阳通半导体科技有限公司 半导体器件及其制备方法
CN116646383A (zh) * 2023-07-27 2023-08-25 深圳芯能半导体技术有限公司 一种具高短路承受力的沟槽栅igbt芯片及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置
JP4997854B2 (ja) * 2006-07-14 2012-08-08 株式会社デンソー 半導体装置
JP2008270243A (ja) * 2007-04-16 2008-11-06 Mitsubishi Electric Corp 半導体デバイスの製造方法

Also Published As

Publication number Publication date
JP2014112625A (ja) 2014-06-19

Similar Documents

Publication Publication Date Title
US9070735B2 (en) Lateral power semiconductor transistors
US11349020B2 (en) Semiconductor device and semiconductor device manufacturing method
US20150187877A1 (en) Power semiconductor device
US20150187678A1 (en) Power semiconductor device
KR20140072729A (ko) 전력 반도체 소자 및 그 제조 방법
US9263560B2 (en) Power semiconductor device having reduced gate-collector capacitance
KR101422953B1 (ko) 전력 반도체 소자 및 그 제조 방법
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
JP6947915B6 (ja) Ｉｇｂｔパワーデバイス
KR101452098B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR20100070281A (ko) 절연 게이트 바이폴라 트랜지스터를 내장하는 반도체장치
US20150187922A1 (en) Power semiconductor device
CN101714573A (zh) 绝缘栅双极晶体管
KR102392277B1 (ko) 전력 반도체 소자
KR20150069117A (ko) 전력 반도체 소자
US9209287B2 (en) Power semiconductor device
KR101534104B1 (ko) 반도체 소자
US20150187869A1 (en) Power semiconductor device
US20150144993A1 (en) Power semiconductor device
KR101452091B1 (ko) 전력 반도체 소자 및 그 제조 방법
US9147757B2 (en) Power semiconductor device and method for manufacturing the same
KR20150009328A (ko) 전력 반도체 소자
KR20150061973A (ko) 전력 반도체 소자
KR20160004563A (ko) 전력 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application