JP4997854B2 - 半導体装置 - Google Patents

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Description

本発明は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置に関する。
車載用のモータ等の負荷を駆動するためのインバータ回路は、直流と交流との交換機であり、直流電圧を交流電圧に変換して、負荷であるモータ等に給電する。誘導性のモータを駆動するためのインバータ回路は、スイッチング素子であるＭＯＳトランジスタ（以下ＭＯＳと略記）や絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと略記）と、フリーホイールダイオード（以下ＦＷＤと略記）で構成される。ここで、ＦＷＤは、ＭＯＳのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＭＯＳのスイッチングにより変化しないようにしている。より具体的には、直流電源とモータとを繋ぎ、モータに電圧を印加していたＭＯＳがオフすると、モータを流れていた電流がモータのインダクタンスＬに蓄積されているエネルギーによりＦＷＤを通って直流電流を逆流し、モータは、逆の直流電圧が印加されているのと等価な状態となる。これによって、モータの電流をＭＯＳのスイッチングにより急激に遮断することなく、スイッチングにより直流電源から交流電圧を給電することができる。この様な動作を行うため、インバータ回路では、ＭＯＳに対して逆並列に接続されたＦＷＤが必要となる。上記インバータ回路において、スイッチング素子として機能するＭＯＳに対しては、低オン抵抗、低スイッチング損失が要求される。また、ＦＷＤに対しては、リカバリー特性および順方向損失が重要な特性となる。
上記スイッチング素子であるＭＯＳやＩＧＢＴをトレンチゲート構造の縦型ＭＯＳトランジスタとして形成する場合、Ｎ導電型半導体基板の主面側の表層部にトランジスタのチャネル形成領域となるＰ導電型層が形成されるため、界面のＰＮ接合を利用して（ボディ）ダイオードを構成し、これをＦＷＤとすることが可能である。この構造では、縦型ＭＯＳトランジスタとボディダイオードが隣接して配置されることとなるため、基本的には、スイッチング特性の良い半導体装置とすることができる。しかしながら、上記のようにして形成されたボディダイオードは、リカバリー時間が長く、また、順方向損失が大きいという問題がある。
ＰＮ接合を利用した上記ボディダイオードの問題を克服するため、ショットキーバリアダイオード（以下ＳＢＤと略記）の利用が検討されている。例えば、特開２００２−３７３９８９号公報（特許文献１）において、トレンチゲート構造の縦型ＭＯＳトランジスタとＳＢＤが一つの半導体基板に併設されてなる半導体装置が開示されている。
図１８は、特許文献１に開示された従来の半導体装置の構造を示す図で、半導体装置９０の模式的な断面図である。図１８では、Ｎ＋／Ｎ−基板上に形成されたトレンチゲート構造のＮＭＯＳＦＥＴ（以下ＭＯＳと略記）の数セル分とＳＢＤの構造が示されている。
図１８の半導体装置９０において、Ｎ＋／Ｎ−基板のＮ−層１１の表層部には、ＭＯＳ形成領域１４に選択的にＰベース層１２が形成され、このＰベース層１２の表層部には選択的にＮ＋ソース領域１３が形成され、このＮ＋ソース領域１３の表面からＮ−層１１に達する深さのゲートトレンチが形成されている。そして、ＭＯＳ形成領域１４のＰベース層１２の周囲を例えば連続的に囲むようにＳＢＤ形成領域２８が配置されており、このＳＢＤ形成領域２８の周囲を取り囲むように、Ｐベース層１２と同じ工程でガードリング領域１７が形成されている。
また、ＭＯＳ形成領域１４の基板上に層間絶縁膜１９が堆積されており、この層間絶縁膜１９の所定の位置に複数のコンタクトホールが開口されている。そして、ＳＢＤ形成領域２８のＮ−層１１の表面上、および層間絶縁膜１９に形成されたコンタクトホールを通じてＮ＋ソース領域１３の一部の表面上に、バリアメタル２１が形成されている。バリアメタル２１は、ＳＢＤ形成領域２８のＮ−層１１の表面ではショットキー接合となり、Ｎ＋ソース領域１３の表面（高濃度領域）ではオーミック接合となっている。さらに、バリアメタル２１の上に、ＳＢＤのアノード電極およびＭＯＳのソース電極として共通にメタルからなる第１の主電極１が形成されている。また、チップ裏面側には、ＭＯＳのドレイン電極およびＳＢＤのカソード電極として共通に第２の主電極２２がほぼ全面的に設けられている。
特開２００２−３７３９８９号公報
図１８に示す半導体装置９０は、ＭＯＳとＳＢＤが逆並列に接続された構造となっており、ＳＢＤをＦＷＤとして用い、この半導体装置９０を上記インバータ回路に適用することができる。ＳＢＤは、上記ボディダイオードのようなＰＮ接合ダイオードに較べて閾値電圧が低いため、ＦＷＤとして用いた場合には、リカバリー特性に優れると共に、順方向損失を低減することができる。
一方、上記ボディダイオードがＭＯＳのチャネル形成領域となるＰ導電型層（図１８のＰベース層１２に相当）を利用しているのに対して、図１８の半導体装置９０では、ＭＯＳ形成領域１４のＰベース層１２の周囲を連続的に囲むようにして、独立したＳＢＤ形成領域２８が配置されている。このため、半導体装置９０では、基本的にスイッチング特性が悪く、また、チップ面積が増大してチップコストが増加してしまうという問題がある。
上記半導体装置９０におけるチップ面積の増大を抑えるため、ＭＯＳ形成領域１４におけるゲートトレンチの間隔を大きくして、隣り合ったゲートトレンチ間にＳＢＤを配置する構造が考えられる。しかしながら、この構造では、ゲートトレンチの間隔を大きくするため、ＭＯＳの耐圧が低下するという別の問題が起きる。また、同構造では限られた領域にＭＯＳとＳＢＤを搭載するため、ＭＯＳのＰベース層１２の領域は、横方向拡散分を考慮して十分狭くする必要がある。しかしながら、ＭＯＳのＰベース層１２は寄生バイポーラトランジスタのベースに相当し、Ｐベース層１２の領域面積を十分確保しないと、寄生動作を起こしやすい。即ち、Ｌ負荷サージ耐量が低下するという問題がある。
そこで本発明は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型で安価な半導体装置を提供することを目的としている。
請求項１に記載の半導体装置は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが、第１導電型の半導体基板に併設されてなる半導体装置であって、前記半導体基板の主面側の表層部に、絶縁膜を介して多結晶シリコンが埋め込まれた埋め込みトレンチが、基板面内において互いに交差しない複数本のライン状に形成され、
基板面内において前記半導体基板の主面側の表層部における所定領域が、前記複数本の埋め込みトレンチにより仕切られて、複数個の仕切り領域に分割され、前記複数個の仕切り領域として、前記半導体基板の主面側の表層部に、前記縦型ＭＯＳトランジスタのチャネル形成領域となる第２導電型層が形成された第１仕切り領域と、前記第２導電型層を有さず、前記半導体基板からなる第１導電型層が配置された第２仕切り領域と、を有し、
前記第２仕切り領域は、隣り合う前記第１仕切り領域の間に位置し、前記複数本の埋め込みトレンチとして、前記第２導電型層の表層部に形成された前記縦型ＭＯＳトランジスタのソース領域である第１導電型領域に隣接する第１埋め込みトレンチと、前記第１導電型領域に隣接しない第２埋め込みトレンチと、を有し、前記第１埋め込みトレンチ内の多結晶シリコンは、前記縦型ＭＯＳトランジスタのゲート配線に接続され、前記第２埋め込みトレンチ内の多結晶シリコンは、前記縦型ＭＯＳトランジスタのソース配線またはゲート配線に接続されており、前記第２仕切り領域は、２本の隣り合う前記第２埋め込みトレンチによって規定され、前記第１仕切り領域は、隣り合う前記第１埋め込みトレンチおよび前記第２埋め込みトレンチによって規定され、前記第２仕切り領域の隣に位置する仕切り領域を含んでおり、前記第２仕切り領域において、前記第１導電型層が前記半導体基板の主面側の表面に露出して前記縦型ＭＯＳトランジスタのソース配線に接続され、前記ショットキーバリアダイオードのショットキーバリアが形成されており、前記埋め込みトレンチとして、隣り合う前記第２埋め込みトレンチ同士をはしご状に連結する複数本の第３埋め込みトレンチを有し、前記第２仕切り領域が、前記複数本の第３埋め込みトレンチにより仕切られて、複数個の小領域に分割されてなることを特徴としている。
上記半導体装置おいては、縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設され、それぞれが逆並列に接続された構造となっている。従って、上記半導体装置を、そのままインバータ回路のスイッチング素子として利用することができる。この場合、上記半導体装置おけるショットキーバリアダイオードは、ＰＮ接合ダイオードに較べて閾値電圧が低いため、リカバリー特性に優れると共に、順方向損失を低減することができる。
上記半導体装置においては、縦型ＭＯＳトランジスタとショットキーバリアダイオードが、それぞれ分離した別領域ではなく、一つの所定領域内の埋め込みトレンチにより仕切られた各仕切り領域に、近接して配置されることとなる。このため、上記半導体装置は、スイッチング特性に優れる小型で安価な半導体装置とすることができる。また、所定領域を仕切る複数本の埋め込みトレンチの間隔を適宜設定することによって、各仕切り領域に配置される縦型ＭＯＳトランジスタの耐圧低下を抑制することができる。さらに、縦型ＭＯＳトランジスタのチャネル形成領域となる第２導電型層は、横方向の拡散が埋め込みトレンチによって制限されるため、不純物濃度の制御が容易であり、寄生バイポーラトランジスタの寄生動作を抑制して、Ｌ負荷サージ耐量の低下を防止することができる。以上のようにして、上記半導体装置は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型の半導体装置となっている。
また、第２仕切り領域を規定する２本の隣り合う第２埋め込みトレンチに対して、該第２埋め込みトレンチ同士をはしご状に連結する複数本の第３埋め込みトレンチが形成されている。そして、第２仕切り領域が、複数本の第３埋め込みトレンチにより仕切られて、複数個の小領域に分割されている。これにより、第２仕切り領域（ショットキーバリアダイオード）の挿入配置に伴う耐圧の劣化を抑制することができる。この場合には、特に請求項２に記載のように、小領域が、正方形状であることが好ましい。
上記半導体装置においては、例えば請求項３に記載のように、前記半導体基板の主面側の上方において、前記所定領域を覆うようにして、前記縦型ＭＯＳトランジスタのソース配線である第１金属層が配置され、前記第１金属層を取り囲むようにして、前記縦型ＭＯＳトランジスタのゲート配線である第２金属層が形成されてなるように構成することが好ましい。これによれば、ソース配線である第１金属層が、最短長さでソース領域に接続されると共に、大きな面積を確保することができる。このため、配線抵抗が低減されて、上記半導体装置を、大容量のパワー素子とすることができる。
上記半導体装置における第２埋め込みトレンチ内の多結晶シリコンは、縦型ＭＯＳトランジスタのオフ時にゲート電極である第１埋め込みトレンチ内の多結晶シリコンと同電位の零電位とするため、ソース配線またはゲート配線に接続される。
請求項４に記載のように、前記第２埋め込みトレンチ内の多結晶シリコンを、前記縦型ＭＯＳトランジスタのソース配線に接続した場合には、ゲート配線に接続する場合に較べて、ゲートに不要な寄生容量が付加されない。このため、縦型ＭＯＳトランジスタのスイッチング速度の劣化を抑制することができ好ましい。
この場合には、例えば請求項５に記載のように、前記第２埋め込みトレンチ内の多結晶シリコンが、前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型ＭＯＳトランジスタのソース配線に接続されてなるように構成することができる。また、例えば請求項６に記載のように、隣り合った前記第１仕切り領域と前記第２仕切り領域において、前記半導体基板の表面に露出する前記第１導電型領域、前記第２導電型層、前記第２埋め込みトレンチ内の多結晶シリコンおよび前記第１導電型層が、前記半導体基板上に形成された金属層で共通接続されてなるように構成してもよい。
一方、第２埋め込みトレンチ内の多結晶シリコンを第１埋め込みトレンチ内の多結晶シリコンと同じ縦型ＭＯＳトランジスタのゲート配線に接続する場合には、配線構造が簡略化され、より小型の半導体装置とすることができる。この場合には、例えば請求項７に記載のように、前記第１埋め込みトレンチ内および前記第２埋め込みトレンチ内の多結晶シリコンが、前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型ＭＯＳトランジスタのゲート配線に接続されてなるように構成することができる。
上記半導体装置においては、請求項８に記載のように、前記複数個の仕切り領域において、前記第２仕切り領域の両隣に、前記第１仕切り領域が配置されてなることが好ましい。この場合には、ショットキーバリアダイオードの両隣に縦型ＭＯＳトランジスタが配置されることとなる。このため、縦型ＭＯＳトランジスタとショットキーバリアダイオード間でのキャリアの移動時間が短縮されて、当該半導体装置は、特にスイッチング特性に優れる半導体装置とすることができる。
上記半導体装置におけるライン状の埋め込みトレンチは、曲線状であってもよいが、請求項９に記載のように、直線状であることがより好ましい。また、この場合には、請求項１０に記載のように、前記複数本の埋め込みトレンチが、互いに平行に形成されてなることが好ましい。当該半導体装置は、耐圧設計等が容易となり、信頼性が高く安価な半導体装置とすることができる。
互いに平行で直線状の埋め込みトレンチを用いる場合、例えば請求項１１に記載のように、前記第１仕切り領域と前記第２仕切り領域の幅が、全て等しく設定されてなるように構成することができる。また、請求項１２に記載のように、前記第２仕切り領域の幅が、前記第１仕切り領域の幅より小さく設定されてなるように構成してもよい。この場合には、第２仕切り領域（ショットキーバリアダイオード）の挿入配置に伴う耐圧の劣化を、より抑制することができる。
耐圧を向上するためには、例えば請求項１３に記載のように、上記半導体装置における前記埋め込みトレンチの絶縁膜を、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなるようにしてもよい。また、請求項１４に記載のように、上記半導体装置における前記埋め込みトレンチを、トレンチ底部の曲率半径が、トレンチ上部におけるトレンチ半径より大きく形成されてなるようにしてもよい。
上記半導体装置に関して良好な特性を得るためには、特に請求項１５に記載のように、前記第１導電型をＮ導電型とし、前記第２導電型をＰ導電型とすることが好ましい。
以上に示した半導体装置は、縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる小型の半導体装置である。従って、上記半導体装置は、請求項１６に記載のように、縦型ＭＯＳトランジスタとフリーホイールダイオード（ＦＷＤ）の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ショットキーバリアダイオードが、前記ＦＷＤとして用いられる場合に好適である。
また、上記半導体装置は、小型の半導体装置であって、高耐圧も確保することができる。従って、上記半導体装置は、請求項１７に記載のように、車載用の半導体装置として好適である。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明における半導体装置の一例で、半導体装置１００の模式的な断面図である。また、図２は、図１に示す半導体装置１００の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ａ−Ａでの断面が図１に相当する。
図１と図２に示す半導体装置１００は、トレンチゲート構造の縦型ＭＯＳトランジスタ（以下、ＭＯＳと略記）とショットキーバリアダイオード（以下、ＳＢＤと略記）が、Ｎ導電型（Ｎ−）の半導体基板３０に併設されてなる半導体装置である。尚、以下の例では縦型ＭＯＳトランジスタとして、ＮＭＯＳＦＥＴ（N-channel Metal Oxide Semiconductor Field Effect Transistor)を例にして説明するが、半導体基板３０の裏面側にＰ導電型層が設けられたＩＧＢＴ（Insulated Gate BipolarTransistor）であってもよい。
半導体装置１００では、図１に示すように、絶縁膜３１を介して多結晶シリコン３２が埋め込まれた複数本の埋め込みトレンチＴ１，Ｔ２が、半導体基板３０の主面側の表層部に形成されている。トレンチ内の多結晶シリコン３２は、Ｎ＋型にドープされている。また、埋め込みトレンチＴ１，Ｔ２の間隔は、例えば２μｍ〜５μｍとする。尚、複数本の埋め込みトレンチＴ１，Ｔ２のうち、ＭＯＳのゲート電極として機能する埋め込みトレンチを第１埋め込みトレンチＴ１とし、ＭＯＳのゲート電極として機能しない埋め込みトレンチを第２埋め込みトレンチＴ２とする。
複数本の埋め込みトレンチＴ１，Ｔ２は、図２に示すように、基板面内において互いに平行な複数本の直線状に形成されている。半導体基板３０の主面側の表層部における所定の図２に示す内部領域は、複数本の埋め込みトレンチＴ１，Ｔ２により仕切られて、複数個の仕切り領域Ｒ１，Ｒ２に分割されている。尚、図２の内部領域を取り囲む外周領域は、次に示すＰ導電型（Ｐ）層３３と同時もしくは別工程で形成されるＰ導電型（Ｐ）領域３６となっている。
複数個の仕切り領域Ｒ１，Ｒ２のうち、ＭＯＳが形成されている領域を第１仕切り領域Ｒ１とし、ＳＢＤが形成されている領域を第２仕切り領域Ｒ２とする。一方の第１仕切り領域Ｒ１においては、ＭＯＳのチャネル形成領域となるＰ導電型（Ｐ）層３３が、半導体基板３０の主面側の表層部に形成されている。また、Ｐ導電型層３３の表層部には、第１埋め込みトレンチＴ１に隣接して、ＭＯＳのソース領域であるＮ導電型（Ｎ＋）領域３４が形成されている。もう一方の第２仕切り領域Ｒ２においては、半導体基板３０からなるＮ導電型（Ｎ−）層３０ａが主面側の表面に露出している。尚、半導体基板３０の裏面側の表層部には、共通するＭＯＳのドレイン（Ｄ）電極およびＳＢＤのカソード電極に接続するためのＮ導電型（Ｎ＋）層３５が形成されている。また、図１では、Ｎ導電型（Ｎ＋）層３５がＮ導電型（Ｎ−）層３０ａに較べて薄く描かれているが、Ｎ導電型（Ｎ＋）層３５からなる厚いウエハ上に、薄いＮ導電型（Ｎ−）層３０ａをエピタキシャル成長させた半導体基板３０であってもよい。半導体装置１００において、Ｎ導電型（Ｎ−）層３０ａは、ＭＯＳとＳＢＤに対して、キャリアのドリフト層として機能する。
複数本の埋め込みトレンチＴ１，Ｔ２のうち、ＭＯＳのゲート電極として機能する第１埋め込みトレンチＴ１内の多結晶シリコンは、ＭＯＳのゲート（Ｇ）配線に接続される。また、第２仕切り領域Ｒ２において表面に露出しているＮ導電型層３０ａは、ＭＯＳのソース配線に共通接続され、図１中に太線で示したコンタクト部でＳＢＤのショットキーバリアが形成される。さらに、ＭＯＳのソース領域であるＮ導電型（Ｎ＋）領域３４に隣接せず、ゲート電極として機能しない第２埋め込みトレンチＴ２内の多結晶シリコンは、図１の半導体装置１００では、ＭＯＳのソース（Ｓ）配線に接続されている。
半導体装置１００では、半導体基板３０の主面側の上方において、図２に示すように、所定の内部領域を覆うようにして、ＭＯＳのソース（Ｓ）配線である第１金属層Ｍ１が配置されている。また、第１金属層Ｍ１を取り囲むようにして、ＭＯＳのゲート（Ｇ）配線である第２金属層Ｍ２が形成されている。これによれば、ソース配線である第１金属層Ｍ１が、最短長さでソース領域に接続されると共に、大きな面積を確保することができる。このため、配線抵抗が低減されて、半導体装置１００を、大容量のパワー素子とすることができる。
半導体装置１００では、前述したように、第２埋め込みトレンチＴ２内の多結晶シリコンが、ＭＯＳのソース（Ｓ）配線に接続される。このため、半導体装置１００では、図２に示すように、第２埋め込みトレンチＴ２内の多結晶シリコンが、所定の内部領域の外側において半導体基板３０上に形成された該多結晶シリコンに連結する多結晶シリコン層３７ａを介して、上方に配置されたＭＯＳのソース配線である第１金属層Ｍ１に接続されている。また、第１埋め込みトレンチＴ１内の多結晶シリコンは、外周領域において半導体基板３０上に形成された該多結晶シリコンに連結する多結晶シリコン層３７ｂを介して、上方に配置されたＭＯＳのゲート配線である第２金属層Ｍ２に接続されている。尚、図中に太い破線で囲った部分が、それぞれのコンタクト部である。
次に、図１と図２に示す半導体装置１００の製造方法を、簡単に説明する。
最初に、図１に示すＮ導電型（Ｎ＋）層３５となるＮ＋型半導体基板に、エピタキシャル成長によって、ドリフト層となるＮ導電型（Ｎ−）層３０ａを形成する。次いで、Ｎ導電型（Ｎ−）層３０ａ表層部の所定領域に、図２に示す外周耐圧領域となるＰ導電型（Ｐ）領域３６を形成する。次いで、イオン注入及び熱拡散によって、Ｐ導電型（Ｐ）層３３を形成する。次いで、第１埋め込みトレンチＴ１及び第２埋め込みトレンチＴ２形成時のマスクとなる酸化膜を、ＣＶＤ法によって約１μｍ堆積する。その後、フォトリソグラフィー及びドライエッチングによって、所定領域（トレンチ形成予定領域）の酸化膜を選択的に除去する。この時、図２に示すように、第１埋め込みトレンチＴ１より第２埋め込みトレンチＴ２の長さを短く設定し、終端の位置が第１埋め込みトレンチＴ１よりも内側になるようにパターニングする。その後、トレンチのドライエッチを行う。（トレンチ深さは、ＭＯＳの場合は１〜３μｍ、ＩＧＢＴの場合は４〜６μｍである。）次いで、ケミカルドライエッチングや犠牲酸化等のダメージ除去処理（兼、トレンチコーナの丸め処理）を行った後、熱酸化にて図１に示す絶縁膜３１を形成する。その後、ＣＶＤにより、不純物がドープされた多結晶シリコン３２をトレンチ内に埋め込み、さらに基板上にも堆積する（ノンドープ多結晶シリコンを堆積し、その後に不純物を導入してもよい。）その後、ドライエッチングによってパターニングすることで、図２に示す多結晶シリコン層３７ａ，３７ｂを形成する。このとき、第１埋め込みトレンチＴ１のゲート引出領域では、第１埋め込みトレンチＴ１の終端部を覆うように、多結晶シリコン層３７ｂが形成される。また、内部（セル）領域の外周では、第２埋め込みトレンチＴ２の終端部を覆うように、多結晶シリコン層３７ａがパターニングされる。その後、ドライエッチングによって、トレンチマスク酸化膜を除去する。このとき、内部（セル）領域のトレンチマスク酸化膜のみエッチングされ、ゲート引出部やフィールド部ではエッチングされないようにパターニングする。その後、第１埋め込みトレンチＴ１と第２埋め込みトレンチＴ２の間の第１仕切り領域Ｒ１にＭＯＳのチャネル形成層であるＰ導電型層３３を形成する。次いで、同じく第１仕切り領域Ｒ１内のＰ導電型層３３の表層部に、ＭＯＳのソース領域であるＮ導電型（Ｎ＋）領域３４を形成する。その後、層間絶縁膜を形成し、コンタクトホールを開口する。このとき、第２埋め込みトレンチＴ２の終端部を覆う多結晶シリコン層３７ａ上にはソースと接続するためのコンタクトホールが形成される。その後、アルミニウム（Ａｌ）等で、第１金属層Ｍ１と第２金属層Ｍ２を形成する。これによって、第２埋め込みトレンチＴ２内の多結晶シリコンは、前記コンタクトホールを介してソース配線に接続される。その後、裏面研削によりウエハ厚を薄くし、図１に示す裏面のドレイン電極を形成する。
図１と図２に示す半導体装置１００おいては、ＭＯＳとＳＢＤが一つの半導体基板３０に併設され、それぞれが逆並列に接続された構造となっている。従って、前述したように、半導体装置１００を、そのままインバータ回路のスイッチング素子として利用することができる。この場合、半導体装置１００おけＳＢＤは、ＰＮ接合ダイオードに較べて閾値電圧が低いため、リカバリー特性に優れると共に、順方向損失を低減することができる。
図１と図２に示す半導体装置１００においては、ＭＯＳとＳＢＤが、図１８に示した半導体装置９０のようにそれぞれ分離した別領域ではなく、一つの内部領域内の埋め込みトレンチＴ１，Ｔ２により仕切られた各仕切り領域Ｒ１，Ｒ２に、近接して配置されることとなる。このため、図１と図２に示す半導体装置１００は、スイッチング特性に優れる小型で安価な半導体装置とすることができる。また、内部領域を仕切る複数本の埋め込みトレンチＴ１，Ｔ２の間隔を２μｍ〜５μｍの範囲で適宜設定することによって、逆方向バイアス時におけるトレンチ底部での電界集中を抑制し、各仕切り領域Ｒ１，Ｒ２に配置されるＭＯＳの耐圧低下を抑制することができる。
さらに、ＭＯＳのチャネル形成領域となるＰ導電型層３３は、横方向の拡散が図１に示すように埋め込みトレンチＴ１，Ｔ２によって制限される。このため、Ｐ導電型層３３の横方向拡散分をマージンとして確保する必要がなく、デバイスを小型化できる。また、Ｐ導電型層３３の不純物濃度の制御が容易であり、寄生バイポーラトランジスタの寄生動作を抑制して、Ｌ負荷サージ耐量の低下を防止することができる。
以上のようにして、図１と図２に示す半導体装置１００は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板３０に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型の半導体装置とすることができる。
尚、半導体装置１００における複数本の埋め込みトレンチＴ１，Ｔ２は、互いに平行で、直線状に形成されていた。これによって、半導体装置１００は、耐圧設計等が容易となり、信頼性が高く安価な半導体装置とすることができる。しかしながら、上記した半導体装置１００と同様の効果が得られる半導体装置はこれに限らず、例えば複数本の埋め込みトレンチは曲線状であってもよく、基板面内において互いに交差しない複数本のライン状に形成されていればよい。
また、半導体装置１００においては、図２に示す複数本の埋め込みトレンチＴ１，Ｔ２によって仕切られた内部領域の複数個の仕切り領域Ｒ１，Ｒ２において、第２仕切り領域Ｒ２の両隣に、第１仕切り領域Ｒ１が配置されている。これによって、ＳＢＤの両隣にＭＯＳが配置されることとなる。このため、ＭＯＳとＳＢＤ間でのキャリアの移動時間が短縮されて、半導体装置１００は、特にスイッチング特性に優れる半導体装置とすることができる。しかしながら、これに限らず、例えば複数本の埋め込みトレンチは曲線状であってもよく、ＭＯＳが形成される第１仕切り領域Ｒ１とＳＢＤが形成される第２仕切り領域Ｒ２の配置の組み合わせは、任意であってよい。
図３は、別の半導体装置の例で、半導体装置１０１の模式的な断面図である。また、図４は、図３に示す半導体装置１０１の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ｂ−Ｂでの断面が図３に相当する。尚、図３と図４に示す半導体装置１０１において、図１と図２に示す半導体装置１００と同様の部分については同じ符号を付した。
図１に示す半導体装置１００と図３に示す半導体装置１０１は、同じ断面構造を有しているが、第２埋め込みトレンチＴ２の接続方法が異なっている。図１の半導体装置１００では、第２埋め込みトレンチＴ２が、ＭＯＳのソース（Ｓ）配線に接続されていた。これに対して、図３の半導体装置１０１では、第２埋め込みトレンチＴ２が、ＭＯＳのゲート（Ｇ）配線に接続されている。
本発明の半導体装置における第２埋め込みトレンチＴ２内の多結晶シリコンは、ＭＯＳのオフ時にゲート電極である第１埋め込みトレンチＴ１内の多結晶シリコンと同電位の零電位とするため、ソース配線またはゲート配線に接続される。図１の半導体装置１００のように、第２埋め込みトレンチＴ２をＭＯＳのソース（Ｓ）配線に接続した場合には、ゲート（Ｇ）配線に接続する場合に較べて、ＭＯＳのゲートに不要な寄生（ゲート）容量が付加されない。このため、ＭＯＳのスイッチング速度の劣化を抑制し、スイッチング損失を低減することができ好ましい。
一方、第２埋め込みトレンチＴ２を第１埋め込みトレンチＴ１と同じＭＯＳのゲート（Ｇ）配線に接続する場合には、配線構造が簡略化され、より小型の半導体装置とすることができる。例えば、図４に示す半導体装置１０１では、第１埋め込みトレンチＴ１内および第２埋め込みトレンチＴ２内の多結晶シリコンが、所定の内部領域の外側において半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層３７ｂを介して、ＭＯＳのゲート（Ｇ）配線に接続されている。
図５は、別の半導体装置の例で、半導体装置１０２の模式的な断面図である。また、図６は、図５に示す半導体装置１０２の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ｃ−Ｃでの断面が図５に相当する。尚、図５と図６に示す半導体装置１０２においても、図１と図２に示す半導体装置１００と同様の部分については同じ符号を付した。
図５と図６に示す半導体装置１０２では、図１と図２に示した半導体装置１００と同様に、第２埋め込みトレンチＴ２がＭＯＳのソース（Ｓ）配線に接続されている。一方、図５と図６に示す半導体装置１０２は、図１と図２に示した半導体装置１００と異なり、隣り合った第１仕切り領域Ｒ１と第２仕切り領域Ｒ２において、半導体基板３０の表面に露出するＮ導電型（Ｎ＋）領域３４、Ｐ導電型（Ｐ）層３３、第２埋め込みトレンチＴ２内の多結晶シリコン３２およびＮ導電型（Ｎ−）層３０ａが、半導体基板３０上に形成されたソース配線である（第１）金属層Ｍ１で共通接続されている。このため、半導体装置１０２では、図６中に太い破線で囲ったようにコンタクト部を配置することで、図２に示す半導体装置１００のような第２埋め込みトレンチＴ２内の多結晶シリコンに連結する多結晶シリコン層３７ａを形成する必要がなくなる。
次に、図１〜図６の半導体装置１００〜１０２において、耐圧をより向上するための方法について説明する。
図７と図８は、別の半導体装置の例で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。尚、図７と図８に示す半導体装置１０３，１０４において、図１に示す半導体装置１００と同様の部分については同じ符号を付した。
図１の半導体装置１００では、埋め込みトレンチＴ１，Ｔ２の絶縁膜３１が、トレンチ底部とトレンチ側壁部において等しい厚さに形成されていた。これに対して、図７の半導体装置１０３では、耐圧を向上するため、埋め込みトレンチＴ１ａ，Ｔ２ａの絶縁膜３１ａを、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなるように形成している。尚、図７の半導体装置１０３における埋め込みトレンチＴ１ａ，Ｔ２ａの構造は、例えば、トレンチ形成後に熱酸化して底部と側壁部に等しい厚さの酸化膜を形成した後、さらにトレンチ底部に酸化膜を堆積することにより形成することができる。
また、図１の半導体装置１００では、埋め込みトレンチＴ１，Ｔ２を、トレンチ底部の曲率半径がトレンチ上部におけるトレンチ半径と等しくなるように形成していた。これに対して、図８の半導体装置１０４では、耐圧を向上するため、埋め込みトレンチＴ１ｂ，Ｔ２ｂを、トレンチ底部の曲率半径をトレンチ上部におけるトレンチ半径より大きく形成している。尚、図８の半導体装置１０４における埋め込みトレンチＴ１ｂ，Ｔ２ｂの構造は、例えば、異方性エッチングによりトレンチを形成した後、トレンチ側壁に付着した反応生成物を除去しない状態で等方性エッチングすることにより形成することができる。
また、図１〜図６の半導体装置１００〜１０２において、隣り合う埋め込みトレンチＴ１，Ｔ２間の間隔を狭めることによって、耐圧をより向上することができる。
図９〜図１１は、別の半導体装置の例で、それぞれ、半導体装置１００ａ〜１０２ａの要部の平面パターン例を示す模式的な平面図である。尚、図９〜図１１に示す半導体装置１００ａ〜１０２ａにおいて、図２，図４，図６に示す半導体装置１００〜１０２と同様の部分については同じ符号を付した。
図２，図４，図６に示す半導体装置１００〜１０２では、仕切り領域Ｒ１，Ｒ２の幅、すなわち、互いに平行な隣り合う直線状の埋め込みトレンチＴ１，Ｔ２の間隔が、図のように、第１仕切り領域Ｒ１と第２仕切り領域Ｒ２で、ほぼ等しく設定されていた。これに対して、図９〜図１１に示す半導体装置１００ａ〜１０２ａでは、第２仕切り領域Ｒ２ａの幅ｗ２が、第１仕切り領域Ｒ１ａの幅ｗ１より小さく設定されている。これによって図２，図４，図６に示す半導体装置１００〜１０２に較べて耐圧を向上することができ、第２仕切り領域Ｒ２ａ（ＳＢＤ）がない場合に較べて第２仕切り領域Ｒ２ａ（ＳＢＤ）の挿入配置に伴う耐圧の劣化をより抑制することができる。
図１２〜図１４および図１５〜図１７は、別の半導体装置の例で、それぞれ、半導体装置１００ｂ〜１０２ｂおよび半導体装置１００ｃ〜１０２ｃの要部の平面パターン例を示す模式的な平面図である。尚、図１２〜図１４に示す半導体装置１００ｂ〜１０２ｂおよび図１５〜図１７に示す半導体装置１００ｃ〜１０２ｃにおいて、図２，図４，図６に示す半導体装置１００〜１０２と同様の部分については同じ符号を付した。
図１２〜図１４に示す半導体装置１００ｂ〜１０２ｂでは、いずれも、それぞれ図２，図４，図６に示す半導体装置１００〜１０２に対して、第２仕切り領域Ｒ２を規定する２本の隣り合った埋め込みトレンチＴ２に対して、該隣り合った埋め込みトレンチＴ２同士をはしご状に連結する複数本の第３埋め込みトレンチＴ３が形成されている。これによって、第２仕切り領域Ｒ２は複数本の第３埋め込みトレンチＴ３により仕切られて、複数個の小領域に分割され、第２仕切り領域（ＳＢＤ）Ｒ２の挿入配置に伴う耐圧の劣化を抑制することができる。尚、耐圧劣化の抑制には、上記複数個の小領域が、図１２〜図１４に示すように略正方形状であることが好ましい。
また、第３埋め込みトレンチＴ３は、上記耐圧劣化の抑制以外に、外周にあるＰ導電型領域３６の第２仕切り領域Ｒ２への横方向の拡散防止や、埋め込みトレンチＴ２内の多結晶シリコンと基板上の多結晶シリコン層３７ａ，３７ｂとの接続面積拡大に利用することができる。図１５〜図１７に示す半導体装置１００ｃ〜１０２ｃにおいて、第２仕切り領域Ｒ２の端部に形成された第３埋め込みトレンチＴ３ａが、上記外周にあるＰ導電型領域３６の第２仕切り領域Ｒ２への横方向の拡散防止に利用されている。また、図１５と図１６に示す半導体装置１００ｃ，１０１ｃにおいて、それぞれ、基板上の多結晶シリコン層３７ａ，３７ｂの直下にある第３埋め込みトレンチＴ３ｂが、上記埋め込みトレンチＴ２内の多結晶シリコンと基板上の多結晶シリコン層３７ａ，３７ｂとの接続面積拡大に利用されている。
尚、図１〜図１７に示した半導体装置１００〜１０４，１００ａ〜１０２ａ，１００ｂ〜１０２ｂ，１００ｃ〜１０２ｃは、いずれも、Ｎ導電型（Ｎ−）の半導体基板３０を用い、主面側の表層部には、ＭＯＳのチャネル形成領域となるＰ導電型（Ｐ）層３３と、ＳＢＤのショットキーバリアを形成するためのＮ導電型層３０ａとが配置されていた。上記半導体装置１００〜１０４，１００ａ〜１０２ａ，１００ｂ〜１０２ｂ，１００ｃ〜１０２ｃの構成要素であるＭＯＳに関して良好な特性を得るためには、図１，３，５に示した半導体装置１００〜１０２の各部の導電型構成が好ましい。しかしながら、本発明はこれに限らず、半導体装置１００〜１０４，１００ａ〜１０２ａ，１００ｂ〜１０２ｂ，１００ｃ〜１０２ｃにおける各領域の導電型を全て逆転した半導体装置であってもよい。
以上の例で示したように、本発明の半導体装置は、トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型で安価な半導体装置となっている。
従って、上記半導体装置は、縦型ＭＯＳトランジスタとフリーホイールダイオード（ＦＷＤ）の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ショットキーバリアダイオードが、前記ＦＷＤとして用いられる場合に好適である。
また、上記半導体装置は、小型の半導体装置であって、高耐圧も確保することができる。従って、上記半導体装置は、車載用の半導体装置として好適である。
本発明における半導体装置の一例で、半導体装置１００の模式的な断面図である。 図１に示す半導体装置１００の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ａ−Ａでの断面が図１に相当する。 別の半導体装置の例で、半導体装置１０１の模式的な断面図である。 図３に示す半導体装置１０１の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ｂ−Ｂでの断面が図３に相当する。 別の半導体装置の例で、半導体装置１０２の模式的な断面図である。 図５に示す半導体装置１０２の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線Ｃ−Ｃでの断面が図５に相当する。 別の半導体装置の例で、半導体装置１０３の模式的な断面図である。 別の半導体装置の例で、半導体装置１０４の模式的な断面図である。 別の半導体装置の例で、半導体装置１００ａの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０１ａの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０２ａの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１００ｂの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０１ｂの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０２ｂの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１００ｃの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０１ｃの要部の平面パターン例を示す模式的な平面図である。 別の半導体装置の例で、半導体装置１０２ｃの要部の平面パターン例を示す模式的な平面図である。 従来の半導体装置の構造を示す図で、半導体装置９０の模式的な断面図である。
符号の説明
９０，１００〜１０４，１００ａ〜１０２ａ，１００ｂ〜１０２ｂ，１００ｃ〜１０２ｃ 半導体装置
３０ 半導体基板
Ｔ１，Ｔ１ａ，Ｔ１ｂ 第１埋め込みトレンチ
Ｔ２，Ｔ２ａ，Ｔ２ｂ 第２埋め込みトレンチ
Ｔ３，Ｔ３ａ，Ｔ３ｂ 第３埋め込みトレンチ
Ｒ１，Ｒ１ａ 第１仕切り領域
Ｒ２，Ｒ２ａ 第２仕切り領域
３０ａ Ｎ導電型（Ｎ−）層
３１，３１ａ 絶縁膜
３２ 多結晶シリコン
３３ Ｐ導電型（Ｐ）層
３４ Ｎ導電型（Ｎ＋）領域
３５ Ｎ導電型（Ｎ＋）層
３６ Ｐ導電型（Ｐ）領域
３７ａ，３７ｂ 多結晶シリコン層
Ｍ１ 第１金属層
Ｍ２ 第２金属層

Claims (17)

  1. トレンチゲート構造の縦型ＭＯＳトランジスタとショットキーバリアダイオードが、第１導電型の半導体基板に併設されてなる半導体装置であって、
    前記半導体基板の主面側の表層部に、絶縁膜を介して多結晶シリコンが埋め込まれた埋め込みトレンチが、基板面内において互いに交差しない複数本のライン状に形成され、
    基板面内において前記半導体基板の主面側の表層部における所定領域が、前記複数本の埋め込みトレンチにより仕切られて、複数個の仕切り領域に分割され、
    前記複数個の仕切り領域として、前記半導体基板の主面側の表層部に、前記縦型ＭＯＳトランジスタのチャネル形成領域となる第２導電型層が形成された第１仕切り領域と、前記第２導電型層を有さず、前記半導体基板からなる第１導電型層が配置された第２仕切り領域と、を有し、
    前記第２仕切り領域は、隣り合う前記第１仕切り領域の間に位置し、
    前記複数本の埋め込みトレンチとして、前記第２導電型層の表層部に形成された前記縦型ＭＯＳトランジスタのソース領域である第１導電型領域に隣接する第１埋め込みトレンチと、前記第１導電型領域に隣接しない第２埋め込みトレンチと、を有し、
    前記第１埋め込みトレンチ内の多結晶シリコンは、前記縦型ＭＯＳトランジスタのゲート配線に接続され、前記第２埋め込みトレンチ内の多結晶シリコンは、前記縦型ＭＯＳトランジスタのソース配線またはゲート配線に接続されており、
    前記第２仕切り領域は、２本の隣り合う前記第２埋め込みトレンチによって規定され、
    前記第１仕切り領域は、隣り合う前記第１埋め込みトレンチおよび前記第２埋め込みトレンチによって規定され、前記第２仕切り領域の隣に位置する仕切り領域を含んでおり、
    前記第２仕切り領域において、前記第１導電型層が前記半導体基板の主面側の表面に露出して前記縦型ＭＯＳトランジスタのソース配線に接続され、前記ショットキーバリアダイオードのショットキーバリアが形成されており、
    前記埋め込みトレンチとして、隣り合う前記第２埋め込みトレンチ同士をはしご状に連結する複数本の第３埋め込みトレンチを有し、
    前記第２仕切り領域が、前記複数本の第３埋め込みトレンチにより仕切られて、複数個の小領域に分割されてなることを特徴とする半導体装置。
  2. 前記小領域が、正方形状であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板の主面側の上方において、
    前記所定領域を覆うようにして、前記縦型ＭＯＳトランジスタのソース配線である第１金属層が配置され、
    前記第１金属層を取り囲むようにして、前記縦型ＭＯＳトランジスタのゲート配線である第２金属層が形成されてなることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第２埋め込みトレンチ内の多結晶シリコンが、前記縦型ＭＯＳトランジスタのソース配線に接続されてなることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  5. 前記第２埋め込みトレンチ内の多結晶シリコンが、
    前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型ＭＯＳトランジスタのソース配線に接続されてなることを特徴とする請求項４に記載の半導体装置。
  6. 隣り合った前記第１仕切り領域と前記第２仕切り領域において、
    前記半導体基板の表面に露出する前記第１導電型領域、前記第２導電型層、前記第２埋め込みトレンチ内の多結晶シリコンおよび前記第１導電型層が、前記半導体基板上に形成された金属層で共通接続されてなることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１埋め込みトレンチ内および前記第２埋め込みトレンチ内の多結晶シリコンが、
    前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型ＭＯＳトランジスタのゲート配線に接続されてなることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  8. 前記複数個の仕切り領域において、
    前記第２仕切り領域の両隣に、前記第１仕切り領域が配置されてなることを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
  9. 前記ライン状が、直線状であることを特徴とする請求項１〜８いずれか１項に記載の半導体装置。
  10. 前記複数本の埋め込みトレンチが、互いに平行に形成されてなることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１仕切り領域と前記第２仕切り領域の幅が、全て等しく設定されてなることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２仕切り領域の幅が、前記第１仕切り領域の幅より小さく設定されてなることを特徴とする請求項１０に記載の半導体装置。
  13. 前記埋め込みトレンチの絶縁膜は、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなることを特徴とする請求項１〜１２いずれか１項に記載の半導体装置。
  14. 前記埋め込みトレンチは、トレンチ底部の曲率半径が、トレンチ上部におけるトレンチ半径より大きく形成されてなることを特徴とする請求項１〜１３いずれか１項に記載の半導体装置。
  15. 前記第１導電型が、Ｎ導電型であり、前記第２導電型が、Ｐ導電型であることを特徴とする請求項１〜１４いずれか１項に記載の半導体装置。
  16. 前記半導体装置が、インバータ回路に用いられる半導体装置であって、
    前記ショットキーバリアダイオードが、フリーホイールダイオードとして用いられることを特徴とする請求項１〜１５いずれか１項に記載の半導体装置。
  17. 前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１〜１６いずれか１項に記載の半導体装置。
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