JP2647884B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にパワーMOSFET（メタル・
オキサイド・セミコンダクタ型電界効果トランジスタ）
単体またはパワーMOSFETを組み込んだMOSIC等の半導体
装置に関する。
オキサイド・セミコンダクタ型電界効果トランジスタ）
単体またはパワーMOSFETを組み込んだMOSIC等の半導体
装置に関する。
パワーMOSFETは、周波数特性が優れ、スイッチングス
ピードが速く、かつ低電力で駆動できる等多くの特長を
有することから、近年多くの産業分野で使用されてい
る。たとえば、日経マグロウヒル社発行「日経エレクト
ロニクス」1986年５月19日号、P165〜P188には、パワー
MOSFETの開発の焦点は、低耐圧品および高耐圧品に移行
している旨記載されている。また、この文献には、耐圧
100V以下のパワーMOSFETチップのオン抵抗は、10mΩレ
ベルまで低くなってきていることが記載されており、こ
の理由として、パワーMOSFETの製造にLSIの微細加工を
利用したり、セルの形状を工夫したりして、面積当たり
のチャネル幅が大きくとれるようになったことにある旨
述べられている。
ピードが速く、かつ低電力で駆動できる等多くの特長を
有することから、近年多くの産業分野で使用されてい
る。たとえば、日経マグロウヒル社発行「日経エレクト
ロニクス」1986年５月19日号、P165〜P188には、パワー
MOSFETの開発の焦点は、低耐圧品および高耐圧品に移行
している旨記載されている。また、この文献には、耐圧
100V以下のパワーMOSFETチップのオン抵抗は、10mΩレ
ベルまで低くなってきていることが記載されており、こ
の理由として、パワーMOSFETの製造にLSIの微細加工を
利用したり、セルの形状を工夫したりして、面積当たり
のチャネル幅が大きくとれるようになったことにある旨
述べられている。
また、この文献には「低耐圧MOSFETのオン抵抗はチャ
ネル部の抵抗でほぼ決まる。チャネル部の抵抗は、並列
接続するセルの数を増やせば小さくできる。このため、
微細加工が生きる。」とも記載されている。
ネル部の抵抗でほぼ決まる。チャネル部の抵抗は、並列
接続するセルの数を増やせば小さくできる。このため、
微細加工が生きる。」とも記載されている。
さらに、セルの密度を高くする方法に関しては、以下
のような記載がある。すなわち、「セルの密度を高くす
る有効な方法に溝型MOSFETがある。Ｖ溝型は以前からあ
る。溝側面がチャネルとなり、縦方向に電流が流れる。
松下は溝の先端部の電界を緩和するためＶ溝の先端を丸
くしたＵ溝を採用している。セル密度を上げてオン抵抗
を小さくするためである。
のような記載がある。すなわち、「セルの密度を高くす
る有効な方法に溝型MOSFETがある。Ｖ溝型は以前からあ
る。溝側面がチャネルとなり、縦方向に電流が流れる。
松下は溝の先端部の電界を緩和するためＶ溝の先端を丸
くしたＵ溝を採用している。セル密度を上げてオン抵抗
を小さくするためである。
もっとセル密度を上げるにはSi基板と垂直に溝を掘れ
ばよい。Ｕ溝は垂直にはなっていなかった。こうして隣
接する垂直溝のピッチが17μｍのMOSFETを開発した。耐
圧50VのMOSFETのオン抵抗は13mΩ、オン抵抗と面積の積
は187mΩ・mm2だった。溝のピッチを10μｍ以下にした
り、溝を深くすれば、オン抵抗はもっと下がる。」と記
載されている。
ばよい。Ｕ溝は垂直にはなっていなかった。こうして隣
接する垂直溝のピッチが17μｍのMOSFETを開発した。耐
圧50VのMOSFETのオン抵抗は13mΩ、オン抵抗と面積の積
は187mΩ・mm2だった。溝のピッチを10μｍ以下にした
り、溝を深くすれば、オン抵抗はもっと下がる。」と記
載されている。
一方、MOSメモリにおいては、より高集積度化を提供
した構造として深溝（トレンチ）を利用してキャパシタ
を形成したトレンチキャパシタが開発されている。たと
えば、トレンチキャパシタについては、株式会社プレス
ジャーナル発行「月刊セミコンダクター ワールド（Se
micon−ductor World）」1986年10月号、昭和61年９月
15日発行、P65〜P69に記載されている。この文献には、
ゲート酸化膜形成技術における問題として下記のことが
記載されている。すなわち、「トレンチキャパシタにお
けるゲート酸化膜形成技術は、必ず存在する凸型、ある
いは凹型コーナーにおけるリーク電流をいかに抑えるか
に要約される。コーナーにおけるリーク電流増大の原因
は大きく分けて２つある。１つはコーナーそのものによ
る電界集中であり、もう１つはコーナーに形成した酸化
膜が薄くなる現象に起因するものである。これに対し、
RIEによるトレンチ加工を行った直後の鋭利なコーナー
を丸めることにより対処できる。丸められたコーナーで
はそこに形成されるゲート酸化膜の薄膜化が抑制される
とともに、電界集中も緩和される。」なる旨記載されて
いる。
した構造として深溝（トレンチ）を利用してキャパシタ
を形成したトレンチキャパシタが開発されている。たと
えば、トレンチキャパシタについては、株式会社プレス
ジャーナル発行「月刊セミコンダクター ワールド（Se
micon−ductor World）」1986年10月号、昭和61年９月
15日発行、P65〜P69に記載されている。この文献には、
ゲート酸化膜形成技術における問題として下記のことが
記載されている。すなわち、「トレンチキャパシタにお
けるゲート酸化膜形成技術は、必ず存在する凸型、ある
いは凹型コーナーにおけるリーク電流をいかに抑えるか
に要約される。コーナーにおけるリーク電流増大の原因
は大きく分けて２つある。１つはコーナーそのものによ
る電界集中であり、もう１つはコーナーに形成した酸化
膜が薄くなる現象に起因するものである。これに対し、
RIEによるトレンチ加工を行った直後の鋭利なコーナー
を丸めることにより対処できる。丸められたコーナーで
はそこに形成されるゲート酸化膜の薄膜化が抑制される
とともに、電界集中も緩和される。」なる旨記載されて
いる。
近年パワーMOSFETは、微細化技術の進歩に伴い、10m
Ωレベルまで低オン抵抗化が進んできた。この微細化技
術は、MOSFETの単位セルサイズを20μｍ程度まで縮小し
たことにより実現できたものである。各社共低オン抵抗
（RON）化の傾向は低耐圧60V〜100Vクラスで顕著である
が、微細化により、浅い接合での耐圧特性の確保および
平面構造（DSAタイプ）のホトレジスト上の制約からセ
ル縮小には限度がある。
Ωレベルまで低オン抵抗化が進んできた。この微細化技
術は、MOSFETの単位セルサイズを20μｍ程度まで縮小し
たことにより実現できたものである。各社共低オン抵抗
（RON）化の傾向は低耐圧60V〜100Vクラスで顕著である
が、微細化により、浅い接合での耐圧特性の確保および
平面構造（DSAタイプ）のホトレジスト上の制約からセ
ル縮小には限度がある。
第13図は従来のプレーナ型縦型MOSFETの断面構造であ
る。MOSFETのセル１は、第１導電型、たとえば、n+形の
シリコン（Si）からなる半導体基板２上に設けられたn-
形のエピタキシャル層３の表層に縦横に規則正しく複数
整列形成される。
る。MOSFETのセル１は、第１導電型、たとえば、n+形の
シリコン（Si）からなる半導体基板２上に設けられたn-
形のエピタキシャル層３の表層に縦横に規則正しく複数
整列形成される。
前記エピタキシャル層３の表層部分には略矩形状とな
るｐ形のウェル領域４が設けられる。このウェル領域４
は半導体基板２の主面に縦横に一定間隔（ｃ）隔てて複
数形成される。したがって、前記半導体基板２の主面に
は、ｃなる幅を有しかつ格子状に前記エピタキシャル層
３が露出するようになり、ドレイン表層部５を形成す
る。
るｐ形のウェル領域４が設けられる。このウェル領域４
は半導体基板２の主面に縦横に一定間隔（ｃ）隔てて複
数形成される。したがって、前記半導体基板２の主面に
は、ｃなる幅を有しかつ格子状に前記エピタキシャル層
３が露出するようになり、ドレイン表層部５を形成す
る。
また、前記ウェル領域４の表面領域には、ウェル領域
４の周囲に沿ってリング状にn+形のソース領域６が設け
られている。また、前記ウェル領域４の外周部上、すな
わち、ドレイン表層部５に沿う格子部分には、ゲート酸
化膜７およびこのゲート酸化膜７上に設けられたゲート
電極８ならびにゲート電極８およびゲート酸化膜７を被
う絶縁膜９が設けられている。また、半導体基板２の主
面にはソース電極10が設けられ、裏面には図示はしない
ドレイン電極が設けられている。前記ソース電極10は前
記ソース領域６およびドレイン表層部５に電気的に接触
する構造となっている。
４の周囲に沿ってリング状にn+形のソース領域６が設け
られている。また、前記ウェル領域４の外周部上、すな
わち、ドレイン表層部５に沿う格子部分には、ゲート酸
化膜７およびこのゲート酸化膜７上に設けられたゲート
電極８ならびにゲート電極８およびゲート酸化膜７を被
う絶縁膜９が設けられている。また、半導体基板２の主
面にはソース電極10が設けられ、裏面には図示はしない
ドレイン電極が設けられている。前記ソース電極10は前
記ソース領域６およびドレイン表層部５に電気的に接触
する構造となっている。
このようなMOSFETのセルにおいて、セルサイズの寸法
を制約する部分は大きく分けてａ〜ｄとなる。ａはゲー
ト・ソース間の絶縁距離、ｂはチャネル長、ｃはベース
接合間のドレイン領域長、ｄはソースコンタクト長であ
る。これらのうち、ａとｄは微細化に伴い短縮方向にあ
るが、b,cは素子特性（耐圧，オン抵抗等）から最適長
があり制約をうける。
を制約する部分は大きく分けてａ〜ｄとなる。ａはゲー
ト・ソース間の絶縁距離、ｂはチャネル長、ｃはベース
接合間のドレイン領域長、ｄはソースコンタクト長であ
る。これらのうち、ａとｄは微細化に伴い短縮方向にあ
るが、b,cは素子特性（耐圧，オン抵抗等）から最適長
があり制約をうける。
そこで、本発明者は、溝幅が最も狭いトレンチを利用
してパワーMOSFETセルを形成すれば、一層セルサイズの
小型化が図れることに気が付いた。
してパワーMOSFETセルを形成すれば、一層セルサイズの
小型化が図れることに気が付いた。
しかし、従来技術によるトレンチを利用してそのまま
パワーMOSFETセルを形成した場合、つぎのような問題が
生じる。
パワーMOSFETセルを形成した場合、つぎのような問題が
生じる。
すなわち、第14図に示されるように、半導体基板２に
設けたトレンチ11の内壁にゲート酸化膜（絶縁膜）７を
設け、その後ゲート酸化膜７に重ねるようにしかつトレ
ンチ11を埋めるようにゲート電極８を設けた場合、前述
のように、従来技術によるトレンチ11にあっては、トレ
ンチ11の底の隅（コーナーE1）では、絶縁膜形成時膜の
成長状態が悪く、E1の部分に設けられた膜質は悪くかつ
膜厚も薄くなるという問題が生じる。この結果、絶縁膜
の耐圧が低下し、ゲート電極８と半導体基板２で構成さ
れるドレインとの間でブレイクダウンが発生してしま
う。
設けたトレンチ11の内壁にゲート酸化膜（絶縁膜）７を
設け、その後ゲート酸化膜７に重ねるようにしかつトレ
ンチ11を埋めるようにゲート電極８を設けた場合、前述
のように、従来技術によるトレンチ11にあっては、トレ
ンチ11の底の隅（コーナーE1）では、絶縁膜形成時膜の
成長状態が悪く、E1の部分に設けられた膜質は悪くかつ
膜厚も薄くなるという問題が生じる。この結果、絶縁膜
の耐圧が低下し、ゲート電極８と半導体基板２で構成さ
れるドレインとの間でブレイクダウンが発生してしま
う。
また、ドレイン−ゲート間に電圧を印加すると、トレ
ンチ低隅部の基板部分E2に電界が集中して耐圧特性の低
下が生じ、全体として破壊耐量の低下が起きるといった
従来のVMOS構造と同一の問題が生じる。
ンチ低隅部の基板部分E2に電界が集中して耐圧特性の低
下が生じ、全体として破壊耐量の低下が起きるといった
従来のVMOS構造と同一の問題が生じる。
本発明の目的はMOSFETのセル寸法を微細化できる構造
の半導体装置を提供することにある。
の半導体装置を提供することにある。
本発明の他の目的は、破壊耐量の大きいパワーMOSFET
を提供することにある。
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１導電型の半導体基板主面に第１導電型
からなる低濃度層を形成する工程と、この低濃度層の主
面に第２導電型のチャネル形成層を形成する工程と、前
記チャネル形成層表面に部分的に第１導電型からなるソ
ース領域を形成する工程と、前記ソース領域の中央部に
前記チャネル形成層を貫いて前記低濃度層に達する第１
導電型からなるトレンチを形成する工程と、前記トレン
チ内に酸化珪素膜を形成した後にトレンチの内側壁に窒
化珪素膜を形成する工程と、この窒化珪素膜から露出す
るトレンチ底部に熱酸化によって厚い酸化珪素膜を形成
する工程と、前記底部の酸化珪素膜を残して内側壁の酸
化珪素膜窒化珪素膜を除去した後にトレンチ内を被うゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に重
なりかつ前記トレンチを埋め込んだゲート電極を形成す
る工程とを備えた。
からなる低濃度層を形成する工程と、この低濃度層の主
面に第２導電型のチャネル形成層を形成する工程と、前
記チャネル形成層表面に部分的に第１導電型からなるソ
ース領域を形成する工程と、前記ソース領域の中央部に
前記チャネル形成層を貫いて前記低濃度層に達する第１
導電型からなるトレンチを形成する工程と、前記トレン
チ内に酸化珪素膜を形成した後にトレンチの内側壁に窒
化珪素膜を形成する工程と、この窒化珪素膜から露出す
るトレンチ底部に熱酸化によって厚い酸化珪素膜を形成
する工程と、前記底部の酸化珪素膜を残して内側壁の酸
化珪素膜窒化珪素膜を除去した後にトレンチ内を被うゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に重
なりかつ前記トレンチを埋め込んだゲート電極を形成す
る工程とを備えた。
上記した手段によれば、本発明のトレンチ型縦型パワ
ーMOSFETは、ドレイン上に設けられたチャネル形成層の
一部表面に設けられたソース領域の中央に前記ドレイン
に達するドレインが設けられ、かつこのトレンチにはゲ
ート酸化膜を介在させてゲート電極が設けられた構造と
なっていることから、セルを小型にすることができ、オ
ン抵抗を小さくできるとともに、チップサイズの小型化
あるいは高集積度化が達成できる。また、本発明のトレ
ンチ型縦型パワーMOSFETは、トレンチ内壁に設けられた
ゲート酸化膜の厚さがトレンチ側壁の厚さに比較して４
乃至６倍以上と厚くなっていることから、ゲート酸化膜
の膜質が必ずしも良好でなくとも、絶縁耐圧が向上する
とともに、トレンチ低コーナ部分の電界集中が緩和され
絶縁耐圧が向上する。
ーMOSFETは、ドレイン上に設けられたチャネル形成層の
一部表面に設けられたソース領域の中央に前記ドレイン
に達するドレインが設けられ、かつこのトレンチにはゲ
ート酸化膜を介在させてゲート電極が設けられた構造と
なっていることから、セルを小型にすることができ、オ
ン抵抗を小さくできるとともに、チップサイズの小型化
あるいは高集積度化が達成できる。また、本発明のトレ
ンチ型縦型パワーMOSFETは、トレンチ内壁に設けられた
ゲート酸化膜の厚さがトレンチ側壁の厚さに比較して４
乃至６倍以上と厚くなっていることから、ゲート酸化膜
の膜質が必ずしも良好でなくとも、絶縁耐圧が向上する
とともに、トレンチ低コーナ部分の電界集中が緩和され
絶縁耐圧が向上する。
以下図面を参照して本発明の一実施例について説明す
る。
る。
第１図は本発明の一実施例による縦型パワーMOSFETの
一部を示す斜視図、第２図は同じく縦型パワーMOSFETの
製造工程を示すフローチャート、第３図〜第12図は同じ
く縦型パワーMOSFETの各製造段階を示す図であって、第
３図はソース領域が形成されたウエハの断面図、第４図
はトレンチが設けられたウエハの断面図、第５図は二層
に絶縁膜が設けられたウエハの断面図、第６図は上層の
絶縁膜が異方向エッチングされた状態を示すウエハの断
面図、第７図はLOCOS法によってトレンチ底の絶縁膜の
厚膜化を図った状態を示すウエハの断面図、第８図はト
レンチの側壁の絶縁膜を除去した状態を示すウエハの断
面図、第９図はゲート酸化膜を形成した状態を示すウエ
ハの断面図、第10図はポリシリコン膜を形成した状態を
示すウエハの断面図、第11図はゲート電極を形成した状
態のウエハの断面図、第12図はソース電極を形成した状
態のウエハの断面図である。
一部を示す斜視図、第２図は同じく縦型パワーMOSFETの
製造工程を示すフローチャート、第３図〜第12図は同じ
く縦型パワーMOSFETの各製造段階を示す図であって、第
３図はソース領域が形成されたウエハの断面図、第４図
はトレンチが設けられたウエハの断面図、第５図は二層
に絶縁膜が設けられたウエハの断面図、第６図は上層の
絶縁膜が異方向エッチングされた状態を示すウエハの断
面図、第７図はLOCOS法によってトレンチ底の絶縁膜の
厚膜化を図った状態を示すウエハの断面図、第８図はト
レンチの側壁の絶縁膜を除去した状態を示すウエハの断
面図、第９図はゲート酸化膜を形成した状態を示すウエ
ハの断面図、第10図はポリシリコン膜を形成した状態を
示すウエハの断面図、第11図はゲート電極を形成した状
態のウエハの断面図、第12図はソース電極を形成した状
態のウエハの断面図である。
この実施例のドレンチ型縦型パワーMOSFETにおけるそ
の要部、すなわち、セル部分は、第１図に示されるよう
な構造となっている。同図において、一点鎖線間Ｗが断
面的な単一のセル１部分（セル長さ）であり、一点鎖線
枠で囲まれる領域が平面的に見た単一のセル１部分であ
る。このようなセル１は、単一の縦型パワーMOSFETにあ
って、縦横に規則正しく多数配列されている。
の要部、すなわち、セル部分は、第１図に示されるよう
な構造となっている。同図において、一点鎖線間Ｗが断
面的な単一のセル１部分（セル長さ）であり、一点鎖線
枠で囲まれる領域が平面的に見た単一のセル１部分であ
る。このようなセル１は、単一の縦型パワーMOSFETにあ
って、縦横に規則正しく多数配列されている。
セル１は、不純物濃度が1021cm-3程度となる厚さ100
μｍ前後のn+形（第１導電形）のシリコンからなる半導
体基板２の主面（上面）に設けられる。すなわち、半導
体基板２の主面には不純物濃度が1015cm-3程度となる厚
さ５μｍ〜10μｍのn-形のエピタキシャル層３が設けら
れているとともに、このエピタキシャル層３の上には不
純物濃度が1017cm-3程度となる厚さ３μｍのｐ形のチャ
ネル形成層20が設けられている。また、この半導体基板
２の主面、すなわち、チャネル形成層20の表層部には不
純物濃度が1020cm-3程度となるソース領域６が設けられ
ている。このソース領域６は半導体基板２の主面に格子
状に設けられる。また、このソース領域６はその幅が７
μｍ程度となるとともに、ソース領域のピッチは10μｍ
程度となっている。また、前記ソース領域６は0.5μｍ
の深さとなっている。
μｍ前後のn+形（第１導電形）のシリコンからなる半導
体基板２の主面（上面）に設けられる。すなわち、半導
体基板２の主面には不純物濃度が1015cm-3程度となる厚
さ５μｍ〜10μｍのn-形のエピタキシャル層３が設けら
れているとともに、このエピタキシャル層３の上には不
純物濃度が1017cm-3程度となる厚さ３μｍのｐ形のチャ
ネル形成層20が設けられている。また、この半導体基板
２の主面、すなわち、チャネル形成層20の表層部には不
純物濃度が1020cm-3程度となるソース領域６が設けられ
ている。このソース領域６は半導体基板２の主面に格子
状に設けられる。また、このソース領域６はその幅が７
μｍ程度となるとともに、ソース領域のピッチは10μｍ
程度となっている。また、前記ソース領域６は0.5μｍ
の深さとなっている。
一方、前記ソース領域６の中央に沿ってトレンチ（深
溝）11が設けられている。このトレンチ11は、その幅が
１μｍとなるとともに、深さは前記チャネル形成層20を
貫いて半導体基板２の表層のエピタキシャル層３に達す
るように、たとえば、５μｍとなっている。また、この
トレンチ11には、トレンチ11の内壁を被うようにゲート
酸化膜７が設けられている。このゲート酸化膜７は、そ
の厚さがトレンチ11の側壁部分で500Åとなり、トレン
チ11の底部で2000Å〜3000Åとなっている。また、トレ
ンチ11内にはゲート酸化膜７に重なりかつトレンチ11を
埋めるようにポリシリコンからなるゲート電極８が設け
られている。また、前記トレンチ11の上には一定幅を有
して絶縁膜21が設けられている。この絶縁膜21は、たと
えば、厚さ6000ÅのPSG（リンシリケートガラス）によ
って形成され、前記ゲート電極８を被うとともに、トレ
ンチ11の縁からわずかに張り出してソース領域６の一部
をも被うようになっている。また、前記絶縁膜21および
ソース領域６ならびに露出するチャネル形成層20の表面
には、厚さが３μｍ〜3.5μｍ程度となるアルミニウム
（Al）からなるソース電極10が設けられている。さら
に、前記半導体基板２の裏面（下面）には、厚さ数μｍ
のドレイン電極22が設けられている。
溝）11が設けられている。このトレンチ11は、その幅が
１μｍとなるとともに、深さは前記チャネル形成層20を
貫いて半導体基板２の表層のエピタキシャル層３に達す
るように、たとえば、５μｍとなっている。また、この
トレンチ11には、トレンチ11の内壁を被うようにゲート
酸化膜７が設けられている。このゲート酸化膜７は、そ
の厚さがトレンチ11の側壁部分で500Åとなり、トレン
チ11の底部で2000Å〜3000Åとなっている。また、トレ
ンチ11内にはゲート酸化膜７に重なりかつトレンチ11を
埋めるようにポリシリコンからなるゲート電極８が設け
られている。また、前記トレンチ11の上には一定幅を有
して絶縁膜21が設けられている。この絶縁膜21は、たと
えば、厚さ6000ÅのPSG（リンシリケートガラス）によ
って形成され、前記ゲート電極８を被うとともに、トレ
ンチ11の縁からわずかに張り出してソース領域６の一部
をも被うようになっている。また、前記絶縁膜21および
ソース領域６ならびに露出するチャネル形成層20の表面
には、厚さが３μｍ〜3.5μｍ程度となるアルミニウム
（Al）からなるソース電極10が設けられている。さら
に、前記半導体基板２の裏面（下面）には、厚さ数μｍ
のドレイン電極22が設けられている。
このようなトレンチ型縦型パワーMOSFETにあっては、
トレンチ11の側壁にゲート酸化膜７を設け、かつトレン
チ11内にゲート電極８を埋め込む構造となっていること
から、セルサイズ（Ｗ）を10μｍとすることができる。
この結果、低耐圧パワーMOSFETのオン抵抗を２〜3mΩと
小さくできる。また、セルサイズの縮小によって、パワ
ーMOSFETチップの小型化あるいは高集積度化（セル数増
大）が達成できる。
トレンチ11の側壁にゲート酸化膜７を設け、かつトレン
チ11内にゲート電極８を埋め込む構造となっていること
から、セルサイズ（Ｗ）を10μｍとすることができる。
この結果、低耐圧パワーMOSFETのオン抵抗を２〜3mΩと
小さくできる。また、セルサイズの縮小によって、パワ
ーMOSFETチップの小型化あるいは高集積度化（セル数増
大）が達成できる。
また、このトレン型縦型パワーMOSFETは、ゲート電極
８を狭く深いトレンチ11内に設けているが、トレンチ11
の内壁面に設けられたゲート酸化膜７は、FET動作に直
接関与するゲート酸化膜以外のトレンチ11の底の部分
（この部分を説明の便宜上、以下、厚膜絶縁膜19とも称
する。）は、FET動作に直接関与するゲート酸化膜７の5
00Åに比較して、４倍乃至６倍となる2000Å〜3000Åと
厚くなっているため、ゲート酸化膜の耐圧が向上する。
一般に、真性酸化膜耐圧は8MV/cm〜10MV/cmであるが、
トレンチ底部では膜質の低下により、耐圧が半分以下に
なることが予想されるので、膜厚を単純に２倍にすれ
ば、真性酸化膜耐圧に近づけることができる。この例で
は、ゲート酸化膜７のトレンチ11の底での厚さは、トレ
ンチ11の側壁の厚さの４倍から６倍と厚くなっているこ
とから、真性酸化膜耐圧は充分となる。
８を狭く深いトレンチ11内に設けているが、トレンチ11
の内壁面に設けられたゲート酸化膜７は、FET動作に直
接関与するゲート酸化膜以外のトレンチ11の底の部分
（この部分を説明の便宜上、以下、厚膜絶縁膜19とも称
する。）は、FET動作に直接関与するゲート酸化膜７の5
00Åに比較して、４倍乃至６倍となる2000Å〜3000Åと
厚くなっているため、ゲート酸化膜の耐圧が向上する。
一般に、真性酸化膜耐圧は8MV/cm〜10MV/cmであるが、
トレンチ底部では膜質の低下により、耐圧が半分以下に
なることが予想されるので、膜厚を単純に２倍にすれ
ば、真性酸化膜耐圧に近づけることができる。この例で
は、ゲート酸化膜７のトレンチ11の底での厚さは、トレ
ンチ11の側壁の厚さの４倍から６倍と厚くなっているこ
とから、真性酸化膜耐圧は充分となる。
また、この構造によれば、トレンチ底のゲート酸化膜
の厚膜化によってゲート・ドレイン間の電界も緩和され
る結果、ドレイン耐圧が向上する。さらに、この例で
は、ゲート耐圧およびドレイン耐圧の増大により、破壊
耐量も向上する。
の厚膜化によってゲート・ドレイン間の電界も緩和され
る結果、ドレイン耐圧が向上する。さらに、この例で
は、ゲート耐圧およびドレイン耐圧の増大により、破壊
耐量も向上する。
つぎに、このようなトレンチ型の縦型パワーMOSFETの
製造方法について説明する。
製造方法について説明する。
トレンチ型縦型パワーMOSFETのセル部分は、第２図の
フローチャートに示されるように、エピタキシャル成
長，ソース領域形成，トレンチ形成．トレンチ底絶縁膜
厚膜化，ゲート酸化膜形成，ゲート電極形成，ドレイン
電極形成の各工程を経て製造される。
フローチャートに示されるように、エピタキシャル成
長，ソース領域形成，トレンチ形成．トレンチ底絶縁膜
厚膜化，ゲート酸化膜形成，ゲート電極形成，ドレイン
電極形成の各工程を経て製造される。
トレンチ型縦型パワーMOSFETの製造にあっては、第３
図に示されるように、n+形のシリコンからなる半導体基
板２の主面にn-形のエピタキシャル層３を有するウエハ
（半導体薄板）23が用意される。この半導体基板２は厚
さが400μｍ程度となるとともに、その不純物濃度は10
21cm-3となっている。また、前記エピタキシャル層３は
その厚さが５μｍ〜10μｍ程度となっているとともに、
不純物濃度は1015cm-3程度となっている。そして、この
半導体基板２の主面、すなわち、エピタキシャル層３上
には３μｍの厚さのチャネル形成層20が設けられてい
る。また、このチャネル形成層20の表層部には格子状に
n+形のソース領域６が設けられている。このソース領域
６はその幅が７μｍとなるとともに、深さは0.5μｍと
なっている。また、このソース領域６はその不純物濃度
が1022にcm-3となっている。また、格子状に設けられた
ソース領域６のピッチ（Ｗ）は10μｍとなっている。そ
して、このピッチＷが単一のセル１の長さとなる。
図に示されるように、n+形のシリコンからなる半導体基
板２の主面にn-形のエピタキシャル層３を有するウエハ
（半導体薄板）23が用意される。この半導体基板２は厚
さが400μｍ程度となるとともに、その不純物濃度は10
21cm-3となっている。また、前記エピタキシャル層３は
その厚さが５μｍ〜10μｍ程度となっているとともに、
不純物濃度は1015cm-3程度となっている。そして、この
半導体基板２の主面、すなわち、エピタキシャル層３上
には３μｍの厚さのチャネル形成層20が設けられてい
る。また、このチャネル形成層20の表層部には格子状に
n+形のソース領域６が設けられている。このソース領域
６はその幅が７μｍとなるとともに、深さは0.5μｍと
なっている。また、このソース領域６はその不純物濃度
が1022にcm-3となっている。また、格子状に設けられた
ソース領域６のピッチ（Ｗ）は10μｍとなっている。そ
して、このピッチＷが単一のセル１の長さとなる。
つぎに、第４図に示されるように、ウエハ23の主面に
は絶縁層24が設けられるとともに、常用のホトリソグラ
フィによって、前記ソース領域６の中央に沿ってトレン
チ（深溝）11が形成される。このトレンチ11は、ソース
領域６の中央に沿って設けられることから、ウエハ23の
主面に格子状に設けられることになる。そして、このト
レンチ11で取り囲まれた領域、厳密にはトレンチ11の中
心に亘るＷなる幅領域が単一のセル１となる。前記トレ
ンチ11はその溝幅が１μm,深さが５μｍとなり、ソース
領域６の下層のチャネル形成層20を貫ら抜いてエピタキ
シャル層３に達する。なお、このトレンチ11の形成時、
エッチング条件を選択して、トレンチ11の底のコーナー
部分が丸みを帯びるようにし、後に重ねて形成する絶縁
膜がコーナー部分で薄くなったり、あるいは膜厚が悪く
なるのをできるだけ防ぐようにする。
は絶縁層24が設けられるとともに、常用のホトリソグラ
フィによって、前記ソース領域６の中央に沿ってトレン
チ（深溝）11が形成される。このトレンチ11は、ソース
領域６の中央に沿って設けられることから、ウエハ23の
主面に格子状に設けられることになる。そして、このト
レンチ11で取り囲まれた領域、厳密にはトレンチ11の中
心に亘るＷなる幅領域が単一のセル１となる。前記トレ
ンチ11はその溝幅が１μm,深さが５μｍとなり、ソース
領域６の下層のチャネル形成層20を貫ら抜いてエピタキ
シャル層３に達する。なお、このトレンチ11の形成時、
エッチング条件を選択して、トレンチ11の底のコーナー
部分が丸みを帯びるようにし、後に重ねて形成する絶縁
膜がコーナー部分で薄くなったり、あるいは膜厚が悪く
なるのをできるだけ防ぐようにする。
つぎに、前記絶縁膜24は除去される。その後、第５図
に示されるように、ウエハ23の主面には400Åの厚さのS
iO2膜25およびこのSiO2膜25上に重ねられる1200ÅのSi3
N4膜26が設けられる。その後、異方性エッチング（プラ
ズマエッチング）によって、ウエハ23の主面に沿うSi3N
4膜26部分がエッチングされる。この結果、第６図に示
されるように、ウエハ23の主面およびトレンチ11の底面
のSi3N4膜26が除去され、トレンチ11の略垂直に延在す
る側壁面にのみSi3N4膜26が残留する。
に示されるように、ウエハ23の主面には400Åの厚さのS
iO2膜25およびこのSiO2膜25上に重ねられる1200ÅのSi3
N4膜26が設けられる。その後、異方性エッチング（プラ
ズマエッチング）によって、ウエハ23の主面に沿うSi3N
4膜26部分がエッチングされる。この結果、第６図に示
されるように、ウエハ23の主面およびトレンチ11の底面
のSi3N4膜26が除去され、トレンチ11の略垂直に延在す
る側壁面にのみSi3N4膜26が残留する。
つぎに、この状態で酸化処理（LOCOS法）が施され
る。すなわち、ウエハ23は酸化処理される結果、第７図
に示されるように、ウエハ23の主面およびトレンチ11の
底面には2000Å〜3000Åに及びSiO2膜が形成される。こ
の厚いSiO2膜部分（厚膜絶縁膜19）は、LOCOS処理のた
め、その両端部分、すなわち、トレンチ11の底コーナー
部分がバードビーク構造となり、トレンチ11の側面から
トレンチ11の底に亘る部分では、Si3N4膜26の厚さが徐
々に厚くなる。
る。すなわち、ウエハ23は酸化処理される結果、第７図
に示されるように、ウエハ23の主面およびトレンチ11の
底面には2000Å〜3000Åに及びSiO2膜が形成される。こ
の厚いSiO2膜部分（厚膜絶縁膜19）は、LOCOS処理のた
め、その両端部分、すなわち、トレンチ11の底コーナー
部分がバードビーク構造となり、トレンチ11の側面から
トレンチ11の底に亘る部分では、Si3N4膜26の厚さが徐
々に厚くなる。
なお、トレンチの側面から底に亘って絶縁膜が徐々に
厚くなるこの構造は、トレンチ11の側面のSi3N4膜26お
よびSiO2膜25を除去しかつ再びゲート酸化膜を形成した
場合も残留した厚膜絶縁膜19との兼ね合いから生じ、こ
れが、トレンチ11の底コーナーでの耐圧の向上に繋がる
ことになる。
厚くなるこの構造は、トレンチ11の側面のSi3N4膜26お
よびSiO2膜25を除去しかつ再びゲート酸化膜を形成した
場合も残留した厚膜絶縁膜19との兼ね合いから生じ、こ
れが、トレンチ11の底コーナーでの耐圧の向上に繋がる
ことになる。
つぎに、第８図に示されるように、前記Si3N4膜26お
よびトレンチ11の側面のSiO2膜25をエッチング除去す
る。前記Si3N4膜26は熱リン酸系エッチャントを，厚膜
絶縁膜19はふっ酸系エッチャントを用いてエッチングす
る。この一連のエッチングによって、トレンチ11の底の
厚膜絶縁膜19およびウエハ23の主面のSiO2膜25が残留す
る。
よびトレンチ11の側面のSiO2膜25をエッチング除去す
る。前記Si3N4膜26は熱リン酸系エッチャントを，厚膜
絶縁膜19はふっ酸系エッチャントを用いてエッチングす
る。この一連のエッチングによって、トレンチ11の底の
厚膜絶縁膜19およびウエハ23の主面のSiO2膜25が残留す
る。
つぎに、第９図に示されるように、再びウエハ23の主
面全域に厚さ500ÅのSiO2膜からなる絶縁膜を形成す
る。この絶縁膜はトレンチ11の側面の部分がゲート酸化
膜７として使用される。トレンチ11の底の厚膜絶縁膜19
は2000Å〜3000Åとなり、トレンチ11の側面のゲート酸
化膜７部分に比較して４〜６倍の厚さとなる。また、ト
レンチ11の側面からトレンチ11の底に至るコーナー部分
でのゲート酸化膜７は、底に向かうにつれて徐々に厚く
なるいわゆるバードビーク構造となっている。
面全域に厚さ500ÅのSiO2膜からなる絶縁膜を形成す
る。この絶縁膜はトレンチ11の側面の部分がゲート酸化
膜７として使用される。トレンチ11の底の厚膜絶縁膜19
は2000Å〜3000Åとなり、トレンチ11の側面のゲート酸
化膜７部分に比較して４〜６倍の厚さとなる。また、ト
レンチ11の側面からトレンチ11の底に至るコーナー部分
でのゲート酸化膜７は、底に向かうにつれて徐々に厚く
なるいわゆるバードビーク構造となっている。
つぎに、第10図に示されるように、ウエハ23の主面全
域にポリシリコン（Poly Si）膜が蒸着形成される。こ
の際、同時にボロン（B+）がドープされる。この結果、
このポリシリコン膜27はその電気抵抗値が低くなる。ま
た、前記ポリシリコン膜27は１μｍ弱の幅を有するトレ
ンチ11を埋め込むに充分な量形成される。
域にポリシリコン（Poly Si）膜が蒸着形成される。こ
の際、同時にボロン（B+）がドープされる。この結果、
このポリシリコン膜27はその電気抵抗値が低くなる。ま
た、前記ポリシリコン膜27は１μｍ弱の幅を有するトレ
ンチ11を埋め込むに充分な量形成される。
つぎに、第11図に示されるように、前記ソース領域６
の上面よりも上方に存在するSiO2膜25およびポリシリコ
ン膜27はエッチング除去される。この結果、トレンチ11
内にはポリシリコン膜27によってゲート電極８が形成さ
れることになる。その後、第12図に示されるように、前
記トレンチ11上に厚さ6000ÅのPSG（リンシリケートガ
ラス）膜からなる絶縁膜21が、CVD技術および常用のホ
トリソグラフィによって形成される。この絶縁膜21はそ
の両側がトレンチ11の縁よりも張り出して、ソース領域
６のトレンチ11側縁上に延在している。
の上面よりも上方に存在するSiO2膜25およびポリシリコ
ン膜27はエッチング除去される。この結果、トレンチ11
内にはポリシリコン膜27によってゲート電極８が形成さ
れることになる。その後、第12図に示されるように、前
記トレンチ11上に厚さ6000ÅのPSG（リンシリケートガ
ラス）膜からなる絶縁膜21が、CVD技術および常用のホ
トリソグラフィによって形成される。この絶縁膜21はそ
の両側がトレンチ11の縁よりも張り出して、ソース領域
６のトレンチ11側縁上に延在している。
つぎに、第12図に示されるように、前記ウエハ23の主
面には、３μｍ〜3.5μｍの厚さにアルミニウム（Al）
が蒸着され、Alからなるソース電極10が形成される。そ
の後、ウエハ23の裏面（下面）はエッチングされる。こ
のエッチングによって、半導体基板２は100μｍ程度の
厚さとなる。
面には、３μｍ〜3.5μｍの厚さにアルミニウム（Al）
が蒸着され、Alからなるソース電極10が形成される。そ
の後、ウエハ23の裏面（下面）はエッチングされる。こ
のエッチングによって、半導体基板２は100μｍ程度の
厚さとなる。
つぎに、前記ウエハ23の裏面には、ドレイン電極が形
成される。これによってトレンチ型縦型パワーMOSFETの
セル１の製造が終了する。
成される。これによってトレンチ型縦型パワーMOSFETの
セル１の製造が終了する。
このようなトレンチ型縦型パワーMOSFETにあっては、
つぎのような効果を奏することになる。
つぎのような効果を奏することになる。
（１）本発明のトレンチ型縦型パワーMOSFETは、トレン
チの側面にゲート酸化膜を設けトレンチ内にゲート電極
を設けた構造となっていて、トレンチを側面をチャネル
として利用する構造となっていること、トレンチはその
幅が１μｍと極めて狭いこととによって、セルサイズを
10μｍと小さくすることができるという効果が得られ
る。
チの側面にゲート酸化膜を設けトレンチ内にゲート電極
を設けた構造となっていて、トレンチを側面をチャネル
として利用する構造となっていること、トレンチはその
幅が１μｍと極めて狭いこととによって、セルサイズを
10μｍと小さくすることができるという効果が得られ
る。
（２）上記（１）により、本発明のトレンチ型縦型パワ
ーMOSFETは、セルサイズを10μｍと小さくできることか
ら、オン抵抗を２〜3mΩと小さくすることができるとい
う効果が得られる。
ーMOSFETは、セルサイズを10μｍと小さくできることか
ら、オン抵抗を２〜3mΩと小さくすることができるとい
う効果が得られる。
（３）上記（１）により、本発明のトレンチ型縦型パワ
ーMOSFETは、セルサイズを小型にできることから、縦型
パワーMOSFETチップの小型化を達成することができると
いう効果が得られる。
ーMOSFETは、セルサイズを小型にできることから、縦型
パワーMOSFETチップの小型化を達成することができると
いう効果が得られる。
（４）上記（１）により、本発明のトレンチ型縦型パワ
ーMOSFETは、セルサイズを小型にできることから、縦型
パワーMOSFETの高集積度化を達成することができるとい
う効果が得られる。
ーMOSFETは、セルサイズを小型にできることから、縦型
パワーMOSFETの高集積度化を達成することができるとい
う効果が得られる。
（５）本発明のトレンチ型縦型パワーMOSFETは、トレン
チにゲート酸化膜を設けた構造となっているが、トレン
チの底のゲート酸化膜、すなわち、絶縁膜の厚さは、実
効的にFET動作させるゲート酸化膜部分の厚さの４倍乃
至６倍となっていることから、仮にトレンチの底コーナ
ー部分の絶縁膜の質が悪くても、厚さで補填できるた
め、所望の真性酸化膜耐圧を得ることができるという効
果が得られる。
チにゲート酸化膜を設けた構造となっているが、トレン
チの底のゲート酸化膜、すなわち、絶縁膜の厚さは、実
効的にFET動作させるゲート酸化膜部分の厚さの４倍乃
至６倍となっていることから、仮にトレンチの底コーナ
ー部分の絶縁膜の質が悪くても、厚さで補填できるた
め、所望の真性酸化膜耐圧を得ることができるという効
果が得られる。
（６）上記（５）により、本発明のトレンチ型縦型パワ
ーMOSFETは、トレンチの底のゲート酸化膜の厚さ数千Å
と厚くなっていることと、底部の絶縁膜の端がバードビ
ーク構造となっているため、コーナー部分の絶縁膜の厚
さが厚く、この結果、電界集中が緩和され耐圧の劣化が
起き難くなるという効果が得られる。
ーMOSFETは、トレンチの底のゲート酸化膜の厚さ数千Å
と厚くなっていることと、底部の絶縁膜の端がバードビ
ーク構造となっているため、コーナー部分の絶縁膜の厚
さが厚く、この結果、電界集中が緩和され耐圧の劣化が
起き難くなるという効果が得られる。
（７）上記（１）および（６）により、本発明のトレン
チ型縦型パワーMOSFETは、ゲート酸化膜の耐圧向上，電
界集中による耐圧向上により、全体として破壊耐量が向
上するという効果が得られる。
チ型縦型パワーMOSFETは、ゲート酸化膜の耐圧向上，電
界集中による耐圧向上により、全体として破壊耐量が向
上するという効果が得られる。
（８）上記（１）〜（７）により、本発明によれば、静
電破壊耐量が高くかつオン抵抗の小さい小型の縦型パワ
ーMOSFETを提供することができるという相乗効果が得ら
れる。
電破壊耐量が高くかつオン抵抗の小さい小型の縦型パワ
ーMOSFETを提供することができるという相乗効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、トレンチの
底の部分のゲート酸化膜（絶縁膜）の厚さを厚くする方
法としては、トレンチ11の底に直接酸素を打ち込む方法
でもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、トレンチの
底の部分のゲート酸化膜（絶縁膜）の厚さを厚くする方
法としては、トレンチ11の底に直接酸素を打ち込む方法
でもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるトレンチ型縦型パ
ワーMOSFETの製造技術に適用した場合について説明した
が、それに限定されるものではなく、このようなトレン
チを利用した半導体装置、たとえば、トレンチキャパシ
タの製造等に適用できる。
明をその背景となった利用分野であるトレンチ型縦型パ
ワーMOSFETの製造技術に適用した場合について説明した
が、それに限定されるものではなく、このようなトレン
チを利用した半導体装置、たとえば、トレンチキャパシ
タの製造等に適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
本発明のトレンチ型縦型パワーMOSFETは、トレンチに
ゲート酸化膜を介在させてゲート電極を設けた構造とな
っていることから、セルを小型にすることができるとと
もに、オン抵抗を小さくできる。また、この縦型パワー
MOSFETはセルを小型にすることができるため、パワーMO
SFETチップのチップサイズの小型化あるいは高集積化度
が達成できる。また、本発明のトレンチ型縦型パワーMO
SFETは、トレンチ内壁に設けられたゲート酸化膜の厚さ
がトレンチ側壁の厚さに比較して４乃至６倍以上と厚く
なっていることから、絶縁耐圧が向上するとともに、ト
レンチ底コーナ部分の電界集中も緩和され全体として絶
縁破壊耐量が向上する。
ゲート酸化膜を介在させてゲート電極を設けた構造とな
っていることから、セルを小型にすることができるとと
もに、オン抵抗を小さくできる。また、この縦型パワー
MOSFETはセルを小型にすることができるため、パワーMO
SFETチップのチップサイズの小型化あるいは高集積化度
が達成できる。また、本発明のトレンチ型縦型パワーMO
SFETは、トレンチ内壁に設けられたゲート酸化膜の厚さ
がトレンチ側壁の厚さに比較して４乃至６倍以上と厚く
なっていることから、絶縁耐圧が向上するとともに、ト
レンチ底コーナ部分の電界集中も緩和され全体として絶
縁破壊耐量が向上する。
第１図は本発明の一実施例による縦型パワーMOSFETの一
部を示す斜視図、 第２図は同じく縦型パワーMOSFETの製造工程を示すフロ
ーチャート、 第３図は同じく縦型パワーMOSFETのセル部の製造におけ
るウエハの断面図、 第４図は同じくトレンチが設けられたウエハの断面図、 第５図は同じく二層に絶縁膜が設けられたウエハの断面
図、 第６図は同じく上層の絶縁膜が異方向エッチングされた
状態を示すウエハの断面図、 第７図は同じくLOCOS法によってトレンチ底の絶縁膜の
厚膜化した状態を示すウエハの断面図、 第８図は同じくトレンチの側壁の絶縁膜を除去した状態
を示すウエハの断面図、 第９図は同じくゲート酸化膜を形成した状態を示すウエ
ハの断面図、 第10図は同じくポリシリコン膜を形成した状態を示すウ
エハの断面図、 第11図は同じくゲート電極を形成した状態のウエハの断
面図、 第12図は同じくソース電極を形成した状態のウエハの断
面図、 第13図は従来の横型パワーMOSFETの要部を示す模式的断
面図、 第14図は本発明者の試みたトレンチ型縦型パワーMOSFET
のトレンチ底のブレイクダウンを説明する模式図であ
る。 １……セル、２……半導体基板、３……エピタキシャル
層、４……ウェル領域、５……ドレイン表層部、６……
ソース領域、７……ゲート酸化膜、８……ゲート電極、
９……絶縁膜、10……ソース電極、11……トレンチ、19
……厚膜絶縁膜、20……チャネル形成層、21……絶縁
膜、22……ドレイン電極、23……ウェハ、24……絶縁
膜、25……SiO2膜、26……Si3N4膜、27……ポリシリコ
ン膜。
部を示す斜視図、 第２図は同じく縦型パワーMOSFETの製造工程を示すフロ
ーチャート、 第３図は同じく縦型パワーMOSFETのセル部の製造におけ
るウエハの断面図、 第４図は同じくトレンチが設けられたウエハの断面図、 第５図は同じく二層に絶縁膜が設けられたウエハの断面
図、 第６図は同じく上層の絶縁膜が異方向エッチングされた
状態を示すウエハの断面図、 第７図は同じくLOCOS法によってトレンチ底の絶縁膜の
厚膜化した状態を示すウエハの断面図、 第８図は同じくトレンチの側壁の絶縁膜を除去した状態
を示すウエハの断面図、 第９図は同じくゲート酸化膜を形成した状態を示すウエ
ハの断面図、 第10図は同じくポリシリコン膜を形成した状態を示すウ
エハの断面図、 第11図は同じくゲート電極を形成した状態のウエハの断
面図、 第12図は同じくソース電極を形成した状態のウエハの断
面図、 第13図は従来の横型パワーMOSFETの要部を示す模式的断
面図、 第14図は本発明者の試みたトレンチ型縦型パワーMOSFET
のトレンチ底のブレイクダウンを説明する模式図であ
る。 １……セル、２……半導体基板、３……エピタキシャル
層、４……ウェル領域、５……ドレイン表層部、６……
ソース領域、７……ゲート酸化膜、８……ゲート電極、
９……絶縁膜、10……ソース電極、11……トレンチ、19
……厚膜絶縁膜、20……チャネル形成層、21……絶縁
膜、22……ドレイン電極、23……ウェハ、24……絶縁
膜、25……SiO2膜、26……Si3N4膜、27……ポリシリコ
ン膜。
Claims (1)
- 【請求項１】第１導電型の半導体基板主面に第１導電型
からなる低濃度層を形成する工程と、この低濃度層の主
面に第２導電型のチャネル形成層を形成する工程と、前
記チャネル形成層表面に部分的に第１導電型からなるソ
ース領域を形成する工程と、前記ソース領域の中央部に
前記チャネル形成層を貫いて前記低濃度層に達する第１
導電型からなるトレンチを形成する工程と、前記トレン
チ内に酸化珪素膜を形成した後にトレンチの内側壁に窒
化珪素膜を形成する工程と、この窒化珪素膜から露出す
るトレンチ底部に熱酸化によって厚い酸化珪素膜を形成
する工程と、前記底部の酸化珪素膜を残して内側壁の酸
化珪素膜窒化珪素膜を除去した後にトレンチ内を被うゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に重
なりかつ前記トレンチを埋め込んだゲート電極を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016484A JP2647884B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016484A JP2647884B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192174A JPH01192174A (ja) | 1989-08-02 |
| JP2647884B2 true JP2647884B2 (ja) | 1997-08-27 |
Family
ID=11917560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016484A Expired - Lifetime JP2647884B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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- 1988-01-27 JP JP63016484A patent/JP2647884B2/ja not_active Expired - Lifetime
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