JPH07142709A - 縦型ｍｏｓｆｅｔ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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Abstract
(57)【要約】
【目的】素子面積を縮小してオン電流を改善した縦型Ｍ
ＯＳＦＥＴの構造を提供すること。 【構成】縦型ＭＯＳＦＥＴにおいて、ゲート電極を溝部
に形成し、かつ島状に配置することによって、ゲート電
極およびソース電極の面積を縮小することが可能とな
る。その結果、高集積化により、より多くの素子を並列
動作することにより、オン電流を大幅に改善することが
可能である。
ＯＳＦＥＴの構造を提供すること。 【構成】縦型ＭＯＳＦＥＴにおいて、ゲート電極を溝部
に形成し、かつ島状に配置することによって、ゲート電
極およびソース電極の面積を縮小することが可能とな
る。その結果、高集積化により、より多くの素子を並列
動作することにより、オン電流を大幅に改善することが
可能である。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ ＦＥＴに
関し、特にパワー用の縦型ＭＯＳＦＥＴ。
関し、特にパワー用の縦型ＭＯＳＦＥＴ。
【０００２】
【従来の技術】ソース・ドレイン電極間に数百ボルトの
高電圧が印加されるパワーＭＯＳＦＥＴには、高耐圧性
が要求され、かつ、電流増幅作用を向上するために、高
いオン電流が望まれる。従来、パワーＭＯＳＦＥＴに
は、チャネル領域とドレイン領域の間にエピタキシャル
層を設けることで、ソース・ドレイン間の電圧がエピタ
キシャル層にかかるようにして、ドレイン端に電圧が集
中しないようにしたＬＤＭＯＳやＶＤＭＯＳが考案され
ており、複数個の素子を並列配置した構造にすることに
よって、ハイパワーの増幅作用を実現している。
高電圧が印加されるパワーＭＯＳＦＥＴには、高耐圧性
が要求され、かつ、電流増幅作用を向上するために、高
いオン電流が望まれる。従来、パワーＭＯＳＦＥＴに
は、チャネル領域とドレイン領域の間にエピタキシャル
層を設けることで、ソース・ドレイン間の電圧がエピタ
キシャル層にかかるようにして、ドレイン端に電圧が集
中しないようにしたＬＤＭＯＳやＶＤＭＯＳが考案され
ており、複数個の素子を並列配置した構造にすることに
よって、ハイパワーの増幅作用を実現している。
【０００３】通常、一個の素子面積が小さいほど、高い
集積度が得られ、並列動作できる素子数が多くなり、高
いオン電流が得られる。ＶＤＭＯＳは縦型構造であるの
でＬＤＭＯＳよりも素子の面積が小さく、並列動作に適
しているという利点をもつ。従来の縦型ＭＯＳＦＥＴの
一つであるＶＤＭＯＳの構造を図３に示す。ゲート電極
１１に電圧を加えてデバイスをオン状態にすると、電子
はソース領域６からゲート酸化膜１０下に形成されたチ
ャネル領域を通ってＪＦＥＴ領域１６に流れ込み、流れ
る方向を下向きに変えて、ｎ- 型エピタキシャル層２を
通してｎ+ 型ドレイン領域に流れ込む。また、ゲート電
極１１は網状に配置され、ソース電極１２は島状に配置
されている。ＶＤＭＯＳの構造において集積度をあげる
にはゲート電極１１およびソース電極１２を小さくする
ことが効果的であるが、ゲート電極１１を小さくすると
ｐ型領域３同士が接近し、ｐ型領域３に挟まれたＪＦＥ
Ｔ１６の抵抗が増大する。また、ｎ+ 型ソース領域６は
ソース電極１２を利用してセルフアラインで形成するた
め、ソース電極１２を小さくしすぎるとｎ+ 型ソース領
域６同士がつながってしまい、ｐ型領域３の電気的接触
が困難となる。
集積度が得られ、並列動作できる素子数が多くなり、高
いオン電流が得られる。ＶＤＭＯＳは縦型構造であるの
でＬＤＭＯＳよりも素子の面積が小さく、並列動作に適
しているという利点をもつ。従来の縦型ＭＯＳＦＥＴの
一つであるＶＤＭＯＳの構造を図３に示す。ゲート電極
１１に電圧を加えてデバイスをオン状態にすると、電子
はソース領域６からゲート酸化膜１０下に形成されたチ
ャネル領域を通ってＪＦＥＴ領域１６に流れ込み、流れ
る方向を下向きに変えて、ｎ- 型エピタキシャル層２を
通してｎ+ 型ドレイン領域に流れ込む。また、ゲート電
極１１は網状に配置され、ソース電極１２は島状に配置
されている。ＶＤＭＯＳの構造において集積度をあげる
にはゲート電極１１およびソース電極１２を小さくする
ことが効果的であるが、ゲート電極１１を小さくすると
ｐ型領域３同士が接近し、ｐ型領域３に挟まれたＪＦＥ
Ｔ１６の抵抗が増大する。また、ｎ+ 型ソース領域６は
ソース電極１２を利用してセルフアラインで形成するた
め、ソース電極１２を小さくしすぎるとｎ+ 型ソース領
域６同士がつながってしまい、ｐ型領域３の電気的接触
が困難となる。
【０００４】また、他の従来例としてゲート電極を溝形
状にした縦型ＭＯＳＦＥＴを図４に示す。ゲート電極１
１ａに電圧を加えデバイスをオン状態にすると、電流は
ゲート酸化膜１０ａ側壁に沿って形成されたチャネル領
域を通り、ｎ型エピタキシャル層２を通ってｎ+ 型ドレ
イン領域１に流れ込む。この構造はｐ型領域３ａに挟ま
れるＪＦＥＴ領域がないため網状に配置されているゲー
ト電極１１ａの占める面積を小さくできる。しかし、前
述のＶＤＭＯＳと同様にソース電極１２を縮小すること
は困難である。
状にした縦型ＭＯＳＦＥＴを図４に示す。ゲート電極１
１ａに電圧を加えデバイスをオン状態にすると、電流は
ゲート酸化膜１０ａ側壁に沿って形成されたチャネル領
域を通り、ｎ型エピタキシャル層２を通ってｎ+ 型ドレ
イン領域１に流れ込む。この構造はｐ型領域３ａに挟ま
れるＪＦＥＴ領域がないため網状に配置されているゲー
ト電極１１ａの占める面積を小さくできる。しかし、前
述のＶＤＭＯＳと同様にソース電極１２を縮小すること
は困難である。
【０００５】
【発明が解決しようとする課題】縦型ＭＯＳＦＥＴのオ
ン電流を改善するには、素子面積を縮小して集積度の向
上を図ることが有効であるが、ＶＤＭＯＳや従来の縦型
ＭＯＳＦＥＴでは、さらに素子面積を縮小してオン電流
の改善を図るのは困難である。
ン電流を改善するには、素子面積を縮小して集積度の向
上を図ることが有効であるが、ＶＤＭＯＳや従来の縦型
ＭＯＳＦＥＴでは、さらに素子面積を縮小してオン電流
の改善を図るのは困難である。
【０００６】本発明の目的は、素子面積を縮小してオン
電流を改善した縦型ＭＯＳＦＥＴを提供することにあ
る。
電流を改善した縦型ＭＯＳＦＥＴを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳＦＥ
Ｔは、表面部に第１導電型領域を有しドレイン領域を構
成する第２導電型半導体基板の表面から前記第１導電型
領域を貫通して離散的に形成された複数の溝および各前
記溝の表面をゲート絶縁膜を介してそれぞれ被覆するゲ
ート電極と、前記第１導電型領域の表面部に前記ゲート
電極の周辺を囲んで形成された第２導電型ソース領域と
を有するというものである。
Ｔは、表面部に第１導電型領域を有しドレイン領域を構
成する第２導電型半導体基板の表面から前記第１導電型
領域を貫通して離散的に形成された複数の溝および各前
記溝の表面をゲート絶縁膜を介してそれぞれ被覆するゲ
ート電極と、前記第１導電型領域の表面部に前記ゲート
電極の周辺を囲んで形成された第２導電型ソース領域と
を有するというものである。
【０００８】
【作用】ゲート電極を溝部に形成した縦型ＭＯＳＦＥＴ
であるのでゲート電極の面積を縮小することが可能であ
る。縦型チャネル構造であるためＪＦＥＴ領域が存在せ
ず、ゲート電極面積を縮小してもオン抵抗が増大するこ
とはない。また、ゲート電極を島状に（離散的に）配置
することにより、各素子の第１導電型領域は連結されて
いるため、素子毎に電気的接触をとる必要がなく、ソー
ス電極の面積を縮小することができる。
であるのでゲート電極の面積を縮小することが可能であ
る。縦型チャネル構造であるためＪＦＥＴ領域が存在せ
ず、ゲート電極面積を縮小してもオン抵抗が増大するこ
とはない。また、ゲート電極を島状に（離散的に）配置
することにより、各素子の第１導電型領域は連結されて
いるため、素子毎に電気的接触をとる必要がなく、ソー
ス電極の面積を縮小することができる。
【０００９】この構造の採用により、従来と同一面積で
より多くの素子を並列配置することが可能となり、その
結果、より大きなオン電流を得ることができる。
より多くの素子を並列配置することが可能となり、その
結果、より大きなオン電流を得ることができる。
【００１０】
【実施例】図１（ａ）は本発明の一実施例を示す半導体
チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断
面図である。
チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断
面図である。
【００１１】この実施例は、表面部にｐ型領域３ｂを有
し、ドレイン領域を構成するｎ型シリコン基板（ｎ+ 型
ドレイン領域１およびｎ- 型エピタキシャル層２よりな
る）の表面からｐ型領域３ｂを貫通して離散的に形成さ
れた複数の溝９ｂおよび各溝９ｂの表面をゲート酸化膜
１０ｂを介して被覆するゲート電極１１ｂと、ｐ型領域
３ｂの表面部にゲート電極９ｂの周辺を囲んで形成され
たｎ+ 型ソース領域６ｂとを有している。
し、ドレイン領域を構成するｎ型シリコン基板（ｎ+ 型
ドレイン領域１およびｎ- 型エピタキシャル層２よりな
る）の表面からｐ型領域３ｂを貫通して離散的に形成さ
れた複数の溝９ｂおよび各溝９ｂの表面をゲート酸化膜
１０ｂを介して被覆するゲート電極１１ｂと、ｐ型領域
３ｂの表面部にゲート電極９ｂの周辺を囲んで形成され
たｎ+ 型ソース領域６ｂとを有している。
【００１２】次に、この実施例の製造方法について説明
する。
する。
【００１３】図２（ａ）〜（ｃ）は一実施例の製造方法
の説明のための工程順断面図である。
の説明のための工程順断面図である。
【００１４】まず、図２（ａ）に示すように、ｎ+ 型ド
レイン領域１の上に厚さ６μｍのｎ- 型エピタキシャル
層２を有するシリコン基板を用意する。次に、全面に酸
化シリコン膜４を形成した後、ボロンを注入してｐ型領
域３を形成し、熱拡散の後、アルミニウム膜等のイオン
注入用マスク５を形成したのち、リンを注入し、ｎ+型
ソース領域６ｂを形成する。イオン注入用マスクを除去
し、リソグラフィー工程を用いて、ゲート電極を埋め込
む溝のパターンをホトレジスト膜８に形成し、これをマ
スクとしてドライエッチングによりシリコン基板表面の
酸化シリコン膜４を除去し、さらにＳｉエッチング用の
エッチングガスに変えて、１μｍ×１μｍ，深さ３μｍ
の溝９ｂを形成する。ホトレジスト膜８を除去し、さら
に溝の内側を含めて全面を熱酸化し、図２（ｃ）に示す
ように、厚さ１００ｎｍのゲート酸化膜１０ｂを形成す
る。次にＣＶＤ法およびイオン注入法によってｐ+ 型多
結晶シリコン膜を堆積して溝部を充填し、エッチバック
法により酸化シリコン膜（１０ｂ）の上面で止まるよう
にｐ+ 型多結晶シリコン膜を除去することにより、ゲー
ト電極１１ｂを得る。次に、リソグラフィー工程を用い
て、セルパターンをホトレジスト膜（図示しない）に形
成し、これをマスクとしてドライエッチングすることに
より、ゲート電極１１ｂ周辺の酸化シリコン膜を除去
し、さらにホトレジスト膜を除去する。次に、図１に示
すように、ソース電極１２ｂを形成し、層間絶縁膜１３
を堆積し、ゲート電極１１ｂ上にコンタクト孔Ｃｂを形
成し、ゲート電極配線１４を形成する。
レイン領域１の上に厚さ６μｍのｎ- 型エピタキシャル
層２を有するシリコン基板を用意する。次に、全面に酸
化シリコン膜４を形成した後、ボロンを注入してｐ型領
域３を形成し、熱拡散の後、アルミニウム膜等のイオン
注入用マスク５を形成したのち、リンを注入し、ｎ+型
ソース領域６ｂを形成する。イオン注入用マスクを除去
し、リソグラフィー工程を用いて、ゲート電極を埋め込
む溝のパターンをホトレジスト膜８に形成し、これをマ
スクとしてドライエッチングによりシリコン基板表面の
酸化シリコン膜４を除去し、さらにＳｉエッチング用の
エッチングガスに変えて、１μｍ×１μｍ，深さ３μｍ
の溝９ｂを形成する。ホトレジスト膜８を除去し、さら
に溝の内側を含めて全面を熱酸化し、図２（ｃ）に示す
ように、厚さ１００ｎｍのゲート酸化膜１０ｂを形成す
る。次にＣＶＤ法およびイオン注入法によってｐ+ 型多
結晶シリコン膜を堆積して溝部を充填し、エッチバック
法により酸化シリコン膜（１０ｂ）の上面で止まるよう
にｐ+ 型多結晶シリコン膜を除去することにより、ゲー
ト電極１１ｂを得る。次に、リソグラフィー工程を用い
て、セルパターンをホトレジスト膜（図示しない）に形
成し、これをマスクとしてドライエッチングすることに
より、ゲート電極１１ｂ周辺の酸化シリコン膜を除去
し、さらにホトレジスト膜を除去する。次に、図１に示
すように、ソース電極１２ｂを形成し、層間絶縁膜１３
を堆積し、ゲート電極１１ｂ上にコンタクト孔Ｃｂを形
成し、ゲート電極配線１４を形成する。
【００１５】図１（ａ）に２点鎖線で囲んだ部分は、図
４（ａ）に相当している。図４（ａ）では４個の素子が
存在するのに対し、図１（ａ）では１５個の素子が存在
する。これから、従来の縦型ＭＯＳＦＥＴ（図４）に比
べ集積度およびオン電流（チャネル幅に比例）はそれぞ
れ ４倍および約１．３倍に改善できるといえる。
４（ａ）に相当している。図４（ａ）では４個の素子が
存在するのに対し、図１（ａ）では１５個の素子が存在
する。これから、従来の縦型ＭＯＳＦＥＴ（図４）に比
べ集積度およびオン電流（チャネル幅に比例）はそれぞ
れ ４倍および約１．３倍に改善できるといえる。
【００１６】以上ゲート電極形状が正方形の場合につい
て説明したがその他、例えば六角形状にして蜂の巣状に
配置してもよい。
て説明したがその他、例えば六角形状にして蜂の巣状に
配置してもよい。
【００１７】
【発明の効果】本発明は縦型ＭＯＳＦＥＴであるのでオ
ン抵抗を増大することなくゲート電極を縮小することが
可能となる。さらに、各素子毎に第１導電型領域の電気
的接触のための電極を設ける必要がないため、ソース電
極の面積を縮小できる。その結果、素子面積を大幅に削
減でき、高集積化することにより、オン抵抗およびオン
電流を大幅に改善することが可能である。
ン抵抗を増大することなくゲート電極を縮小することが
可能となる。さらに、各素子毎に第１導電型領域の電気
的接触のための電極を設ける必要がないため、ソース電
極の面積を縮小できる。その結果、素子面積を大幅に削
減でき、高集積化することにより、オン抵抗およびオン
電流を大幅に改善することが可能である。
【図１】本発明の一実施例を示す半導体チップの平面図
（図１（ａ））および断面図（図１（ｂ））である。
（図１（ａ））および断面図（図１（ｂ））である。
【図２】一実施例の製造方法の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図３】ＶＤＭＯＳの示す半導体チップの平面図（図３
（ａ））および断面図（図３（ｂ））である。
（ａ））および断面図（図３（ｂ））である。
【図４】従来の縦型ＭＯＳＦＥＴを示す半導体チップの
平面図（図４（ａ））および断面図（図４（ｂ））であ
る。
平面図（図４（ａ））および断面図（図４（ｂ））であ
る。
１ ｎ+ 型ドレイン領域 ２ ｎ- 型エピタキシャル層 ３ ｐ型領域 ４ 酸化シリコン膜 ５ イオン注入用マスク ６，６ａ，６ｂ ｎ+ 型ソース領域 ７，７ａ，７ｂ コンタクト領域 ８ ホトレジスト膜 ９ａ，９ｂ 溝 １０，１０ａ，１０ｂ ゲート酸化膜 １１，１１ａ，１１ｂ ゲート電極 １２，１２ａ，１２ｂ ソース電極 １３ 層間絶縁膜 １４ ゲート電極配線 １５ ソース電極配線 Ｃ，Ｃａ，Ｃｂ コンタクト孔
Claims (2)
- 【請求項１】 表面部に第１導電型領域を有しドレイン
領域を構成する第２導電型半導体基板の表面から前記第
１導電型領域を貫通して離散的に形成された複数の溝お
よび各前記溝の表面をゲート絶縁膜を介してそれぞれ被
覆するゲート電極と、前記第１導電型領域の表面部に前
記ゲート電極の周辺を囲んで形成された第２導電型ソー
ス領域とを有することを特徴とする縦型ＭＯＳＦＥＴ。 - 【請求項２】 個個のゲート電極が各柱状であり、前記
個個のゲート電極を相互に接続するゲート電極配線を有
している請求項１記載の縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149994A JPH07142709A (ja) | 1993-06-22 | 1993-06-22 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149994A JPH07142709A (ja) | 1993-06-22 | 1993-06-22 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142709A true JPH07142709A (ja) | 1995-06-02 |
Family
ID=15487148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5149994A Pending JPH07142709A (ja) | 1993-06-22 | 1993-06-22 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142709A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2498281A3 (en) * | 2011-03-10 | 2017-01-25 | O2 Micro, Inc. | Methods for fabricating transistors including circular trenches |
| JP2017163122A (ja) * | 2016-03-11 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS60167373A (ja) * | 1984-02-09 | 1985-08-30 | Matsushita Electronics Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPH01192174A (ja) * | 1988-01-27 | 1989-08-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1993
- 1993-06-22 JP JP5149994A patent/JPH07142709A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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