JPS59149058A - Ｍｏｓ型トランジスタ - Google Patents

Ｍｏｓ型トランジスタ

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JPS59149058A
JPS59149058A JP58023361A JP2336183A JPS59149058A JP S59149058 A JPS59149058 A JP S59149058A JP 58023361 A JP58023361 A JP 58023361A JP 2336183 A JP2336183 A JP 2336183A JP S59149058 A JPS59149058 A JP S59149058A
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transistor
layer
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drain
density
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JP58023361A
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Yoshimitsu Tanaka
義光 田中
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Panasonic Electric Works Co Ltd
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Matsushita Electric Works Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、網目構造を持つＭＯ３型トランジスタに関
する。
〔背景技術〕
ＭＯ３型トランジスタを電力制御用として用しする場合
、ソース・ドレイン間の耐圧（破壊電圧）ＢＶＤＳは高
いのが望ましく、オン抵抗ＲＯＭは低いのが望ましい。
縦型のＮチャネルＭＯ３型トランジスタでは、耐圧は主
としてドレイン領域のＮ一層の比抵抗値ρ１と厚みｔＮ
−で決定され、耐圧を高くするためにはこれら比抵抗値
と厚みをともに大きくする必要がある。しかし、そうす
ると、オン抵抗が不可避的に大きくなる。
そこで、目標とする耐圧が得られる範囲内でオン抵抗を
最小にするか、逆に目標とするオン抵抗が得られる範囲
内で耐圧を最大にするかが求められ、これらを実現する
ために、種々のトランジスタ構造やトランジスタ配列が
提案されている。
その中のひとつに、第１図にみるような、いわゆるメウ
シュ構造のものがある。このものはＮ＋形基板表面にＮ
一層が形成されてドレイン領域１が構成され、その表面
側に図（ａｌに斜破線で示されているようにゲート電極
２が格子状に形成され、その網目にあたる部分にソース
領域３・・・が形成されている。ゲート電極２は酸化膜
４で被覆され、その上にソース電極５が形成されている
。ドレイン領域１のＮ＋層層面面はドレイン電極６が形
成されている。図中、７はセルをあられす。
チャネル幅Ｗは単位面積あたりのセル外周辺の長さに比
例する。したがって、この構造によれば、トランジスタ
密度を高めてチャネル幅Ｗを大きくすることができるよ
うになる。チャネル幅が大きくなれば、Ｗ／Ｌ値（Ｌは
チャネル長）が大きくなり、オン抵抗が小さくなる。
ところで、セル寸法をＬＳ、セル間隔をり、）とすると
、上記網目構造では、トランジスタ密度を高めるとセル
間隔り、が小さくなる。そのため、ドレイン領域１にお
ける電子が流れる部分の面積が減少し、Ｎ−１４の抵抗
が増大する。これは、オン抵抗を増大させる原因となる
ため、第１図の構造によるかぎり、トランジスタ密度を
高めてオン抵抗を小さくすることには限界がある。
〔発明の目的〕
そこで、この発明は、電力制御用の縦型ＭＯＳトランジ
スタにおいて、トランジスタ密度を高めてもオン抵抗を
増大させることのない新規なメツシュ構造トランジスタ
を提供することを目的とする。
〔発明の開示〕 上記目的を達成するために、この発明に係るＭＯ８型ト
ランジスタは、ドレイン領域を構成しているＮ＋形基扱
表面のＮ一層にソース領域が格子状に形成され、この格
子の網目にあたる部分にゲート電極が配置されているこ
とを特徴とする。以下にこれを、その実施例をあられす
図面に基いて詳しく述べる。
第２図にみるように、この発明にかかるＭＯ３型トラン
ジスタは、Ｎ＋形のシリコン単結晶基板の表面にＮ一層
が形成されてドレイン領域１１が構成されている。ドレ
イン領＠１１のＮ一層には。
ソース領＠１２が正方形格子状に形成されておりその網
目にあたる部分にはＳｉＯ□酸化膜１３で被覆された正
方形ゲート電極１４・・・が図（ａｌに斜破線で示すよ
うに配置されている。図示はしないが、各ゲート電極は
適宜の配線方法により外部端子に接続されている。各ゲ
ート電極を包んでいる酸化膜の表面および間隙はソース
電極１５で覆われ、他方、ドレイン領域１１におけるＮ
１Ｎの裏面にはドレイン電極１６が形成されている。図
中、１７はソース領域１２を囲むＰ領域をあられす。
このトランジスタでは、電子は、ソース電極１５→格子
状のソース領域（Ｎ”）１２→チヤネル（Ｐ）−正方形
のドレイン領域（Ｎ−、Ｎ”）→ドレイン電極１６と流
れる。
〔発明の効果〕
この構造から分かるように、このＭＯ３型トランジスタ
では、トランジスタ密度を高めるためには、セル寸法に
対するセル間隔の比Ｌ＠　／ｌ、ｓを太き（すればよい
。そして、そのようにしても、セル間隔ＬＧが小さくな
らない。そのため、ドレイン抵抗を増大させることなく
トランジスタ密度を高めること、したがってＷ／Ｌ値を
大きくすることができる。
従来は、セル形状が正方形であったため、セルの部分に
おいて、Ｐ層がＮ層中で第３ＴｙＪにみるように形成さ
れる。すなわち、セルの四隅には凸球面状のＰＮ接合８
ができる。この球面接合は他のＰＮ接合（円柱状、平面
状）に比べて耐圧が低く、高耐圧を実現する上で妨げと
なっていた。ところが、上記この発明の構成によれば、
ソース領域１２を囲むｐｆＩＩ域１７が格子状に形成さ
れるようになるため、このような凸球面接合が生じない
。このような点でも、この発明のＭＯ５型トランジスタ
は、高耐圧を得る上で有利である。
単位面積あたりの外周辺の長さくチャネル幅Ｗはこれに
比例する）は、三角形がもつとも長く、それより多角形
になるほど短くなる。そのような意味では、従来の構造
では六角形セル（ゲート電極は亀甲格子になる）は必ず
しも有効でなかった。
ところが、この発明によれば、第４図にみるように、Ｐ
領域１７が亀甲格子形に形成され、したがってソース領
域が亀甲格子状に形成され、その網目に六角形のゲート
電極１４が斜破線で示すように配置されて、やはり、有
効ドレイン面積を大きくとることができ、オン抵抗を増
大させない。
【図面の簡単な説明】
第１図［ａｌは従来の正方形メツシュ構造ＭＯ３型トラ
ンジスタの平面図、第１図山）は第１図（ａ）の■−１
線に沿う断面図、第２図＋６＞はこの発明にかかる正方
形メツシュ構造ＭＯ３型トランジスタの平面図、第２図
（ｂｌは第２図（ａ）のｎ−ｎ線に沿う断面図、第３図
は上記従来例のＰＮ接合面を示す斜視図、第４図はこの
発明にかかる六角形メツシュ構造ＭＯ３型トランジスタ
の平面図である。 １１・・・ドレイン領域　１２・・・ソース領域　１３
・・・酸化膜　１４・・・ゲート電極　１７・・・セル
代理人　弁理士　　松　本　武　彦 ２７９− （−１ 第３図 Ａ〒７−二耳ニー丁丁ゝゝゝ＼　　　１７第４図

Claims (1)

    【特許請求の範囲】
  1. （１）　　ドレイン領域を構成しているＮ＋形基板表面
    のＮ一層にソース領域が格子状に形成され、この格子の
    網目にあたる部分にゲート電極が配置されていることを
    特徴とするＭＯ３型トランジスタ。
JP58023361A 1983-02-15 1983-02-15 Ｍｏｓ型トランジスタ Granted JPS59149058A (ja)

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JP58023361A JPS59149058A (ja) 1983-02-15 1983-02-15 Ｍｏｓ型トランジスタ

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JP58023361A JPS59149058A (ja) 1983-02-15 1983-02-15 Ｍｏｓ型トランジスタ

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JPS59149058A true JPS59149058A (ja) 1984-08-25
JPH0454994B2 JPH0454994B2 (ja) 1992-09-01

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JPH0454994B2 (ja) 1992-09-01

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