JPH025484A - Ｍｏｓ型半導体素子 - Google Patents
Ｍｏｓ型半導体素子Info
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- JPH025484A JPH025484A JP63155581A JP15558188A JPH025484A JP H025484 A JPH025484 A JP H025484A JP 63155581 A JP63155581 A JP 63155581A JP 15558188 A JP15558188 A JP 15558188A JP H025484 A JPH025484 A JP H025484A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ソースとチャネルが半導体基板の一主面側に
ありドレインが他主面側にあって大電流を扱うのに適し
たＭＯＳ型半導体素子に関する。
ありドレインが他主面側にあって大電流を扱うのに適し
たＭＯＳ型半導体素子に関する。
第２図は電力用ＭＯＳ型半導体素子を図式的に示し、ド
レイン領域となるｎ形シリコン基板１の一面側にｐ０ウ
ェル２１およびｐ−チャネル領域２２を対向して設け、
さらにその表面層にｎ゛ソソー領域３をそれぞれ形成し
、両ソース領域３とドレイン領域ｌの間のチャネル領域
２２上間にゲート酸化膜４を介して、例えば多結晶シリ
コンからなるゲート電極５を設けたものである。ソース
領域３およびｐ０ウェル２１にはソース端子Ｓに接続さ
れるソース電極６が、基板１の他面側にはｎゝ１！１７
を介してドレイン端子りに接続されるドレイン電極８が
接触している。この半導体素子のゲート電極５にゲート
端子Ｇからソース電極６に対して正の電圧を印加すると
ｎ゛ソソー領域３とｎドレイン領域１の間のｐ−チャネ
ル領域２２が反転してｎチャネルが生じ、ソース領域８
から電子がそのチャネルを通ってドレイン領域に注入さ
れることによりソース電極、ドレイン１電極間がＲｉｊ
ｌＩ状態になる。ゲート電極５をソース電極６と同電位
または負にバイアスすることによって阻止状態となるの
でスイッチング素子としての動作を行う。
レイン領域となるｎ形シリコン基板１の一面側にｐ０ウ
ェル２１およびｐ−チャネル領域２２を対向して設け、
さらにその表面層にｎ゛ソソー領域３をそれぞれ形成し
、両ソース領域３とドレイン領域ｌの間のチャネル領域
２２上間にゲート酸化膜４を介して、例えば多結晶シリ
コンからなるゲート電極５を設けたものである。ソース
領域３およびｐ０ウェル２１にはソース端子Ｓに接続さ
れるソース電極６が、基板１の他面側にはｎゝ１！１７
を介してドレイン端子りに接続されるドレイン電極８が
接触している。この半導体素子のゲート電極５にゲート
端子Ｇからソース電極６に対して正の電圧を印加すると
ｎ゛ソソー領域３とｎドレイン領域１の間のｐ−チャネ
ル領域２２が反転してｎチャネルが生じ、ソース領域８
から電子がそのチャネルを通ってドレイン領域に注入さ
れることによりソース電極、ドレイン１電極間がＲｉｊ
ｌＩ状態になる。ゲート電極５をソース電極６と同電位
または負にバイアスすることによって阻止状態となるの
でスイッチング素子としての動作を行う。
上記のようなＭＯ５型半導体素子では、シリコン基板１
上に絶縁膜２を介してゲート電極が設けられているため
、その部分に容量が発生し、スイッチング動作に影響を
与えるという問題があった。
上に絶縁膜２を介してゲート電極が設けられているため
、その部分に容量が発生し、スイッチング動作に影響を
与えるという問題があった。
本発明の課題は、ゲート直下に発生する容量を低減し、
スイッチング特性の向上したＭＯＳ型半導体素子を提供
することにある。
スイッチング特性の向上したＭＯＳ型半導体素子を提供
することにある。
上記の課題の解決のため、本発明は、第−導電形の半導
体基板の表面層に第二導電形のチャネル領域が、さらに
そのチャネル９Ｍ域の表面層にＪ１縁より離れて第−導
電形のソース領域が設けられ、そのソース領域の端部の
上から基板本来の表面上にかけて絶縁膜を介してゲー）
ｉ［１が設けられるＭＯ５型半導体素子において、ゲー
ト電極の下の基板本来の領域の表面層に第二導電形の不
純物拡散傾城がチャネル領域より離れて設けられたもの
とする。
体基板の表面層に第二導電形のチャネル領域が、さらに
そのチャネル９Ｍ域の表面層にＪ１縁より離れて第−導
電形のソース領域が設けられ、そのソース領域の端部の
上から基板本来の表面上にかけて絶縁膜を介してゲー）
ｉ［１が設けられるＭＯ５型半導体素子において、ゲー
ト電極の下の基板本来の領域の表面層に第二導電形の不
純物拡散傾城がチャネル領域より離れて設けられたもの
とする。
ゲート電極直下の基板の第−Ｒ電形領域中に浮遊した第
二導電影領域を設けることにより、絶縁膜を介してのゲ
ート電極の間に生じる容量は減少し、スイッチング特性
が向上する。また、第−導電形がｎ形でゲート電極との
間の絶縁膜が酸化膜のとき、酸化膜が厚くなると接続膜
内正電荷の影響で表面での耐圧が低下するが、浮遊第二
導電影領域がガードリングとして働くため耐圧の低下が
ない。
二導電影領域を設けることにより、絶縁膜を介してのゲ
ート電極の間に生じる容量は減少し、スイッチング特性
が向上する。また、第−導電形がｎ形でゲート電極との
間の絶縁膜が酸化膜のとき、酸化膜が厚くなると接続膜
内正電荷の影響で表面での耐圧が低下するが、浮遊第二
導電影領域がガードリングとして働くため耐圧の低下が
ない。
第１図は本発明の一実施例を示し、第２図との共通の部
分には同一の符号が付されている。１ｆｆｉ常−枚のｎ
形半導体基板１の約４０ｍ幅の網目状領域に囲まれた方
形ｐ−チャネル領域２２およびｐ゛ウエル２１は、それ
ぞれチャネル領域２２周縁近くにｎ゛ソース１１Ｍｔ３
が設けられている。さらに各ｐチャネル領域の中間にｐ
°拡散領域９が縦横に設けられている。この拡散領域９
はｐ゛ウエル２１同一工程で作成できる。このｐ″ｗＩ
ｗＩ域９抗のｐ形基板１中に存在することにより、ゲー
ト酸化膜４を介してゲート電Ｂｉ５の間に生ずる基板の
ゲート容量部分の面積が減少し、容量がそれだけ小さく
なる。
分には同一の符号が付されている。１ｆｆｉ常−枚のｎ
形半導体基板１の約４０ｍ幅の網目状領域に囲まれた方
形ｐ−チャネル領域２２およびｐ゛ウエル２１は、それ
ぞれチャネル領域２２周縁近くにｎ゛ソース１１Ｍｔ３
が設けられている。さらに各ｐチャネル領域の中間にｐ
°拡散領域９が縦横に設けられている。この拡散領域９
はｐ゛ウエル２１同一工程で作成できる。このｐ″ｗＩ
ｗＩ域９抗のｐ形基板１中に存在することにより、ゲー
ト酸化膜４を介してゲート電Ｂｉ５の間に生ずる基板の
ゲート容量部分の面積が減少し、容量がそれだけ小さく
なる。
本発明によれば、ゲート電極下のシリコン基板領域に基
板と逆導電形の浮遊拡散層を設けることによりゲート容
量を減少させることができ、スイッチング特性の良好な
ＭＯＳ型半導体素子、例えば電力用ＭＯＳ Ｆ ＥＴ素
子あるいは伝導度変調型ＭＯＳＦＥＴ素子を得ることが
できる。しかも、拡散層がガードリングと同じ構造とな
るため、耐圧の低下が起こることもない。
板と逆導電形の浮遊拡散層を設けることによりゲート容
量を減少させることができ、スイッチング特性の良好な
ＭＯＳ型半導体素子、例えば電力用ＭＯＳ Ｆ ＥＴ素
子あるいは伝導度変調型ＭＯＳＦＥＴ素子を得ることが
できる。しかも、拡散層がガードリングと同じ構造とな
るため、耐圧の低下が起こることもない。
第１図は本発明の一実施例のＭＯＳ型素子の要部断面図
、第２図は従来のＭＯＳ型素子の要部断面図である。 ｌ：ｎ形シリコン基板 （ドレイン領域）、２１：ｐ０
ウェル、２２：ｐ−チャネル領域、３：ｎ“ソース領域
、４：ゲート酸化膜、５：ゲート電極、６：ソース電極
、８ニドレイン電極、９：ｐゞ不第１図 第２図
、第２図は従来のＭＯＳ型素子の要部断面図である。 ｌ：ｎ形シリコン基板 （ドレイン領域）、２１：ｐ０
ウェル、２２：ｐ−チャネル領域、３：ｎ“ソース領域
、４：ゲート酸化膜、５：ゲート電極、６：ソース電極
、８ニドレイン電極、９：ｐゞ不第１図 第２図
Claims (1)
- １）第一導電形の半導体基板の表面層に第二導電形のチ
ャネル領域が、さらにそのチャネル領域の表面層の周囲
より離れて第一導電形のソース領域が設けられ、そのソ
ース領域の端部の上から基板本来の表面上にかけて絶縁
膜を介してゲート電極が設けられるものにおいて、ゲー
ト電極の下の基板本来の領域の表面層に第二導電形の不
純物拡散領域が前記チャネル領域より離れて設けられた
ことを特徴とするＭＯＳ型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155581A JPH025484A (ja) | 1988-06-23 | 1988-06-23 | Ｍｏｓ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155581A JPH025484A (ja) | 1988-06-23 | 1988-06-23 | Ｍｏｓ型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025484A true JPH025484A (ja) | 1990-01-10 |
Family
ID=15609174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155581A Pending JPH025484A (ja) | 1988-06-23 | 1988-06-23 | Ｍｏｓ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438065U (ja) * | 1990-07-27 | 1992-03-31 | ||
| JP2019012803A (ja) * | 2017-07-03 | 2019-01-24 | 三菱電機株式会社 | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150379A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS60262468A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタ |
| JPS60262488A (ja) * | 1984-06-11 | 1985-12-25 | カルソニックカンセイ株式会社 | プリント配線板のロウ付け方法 |
| JPS62101077A (ja) * | 1985-10-28 | 1987-05-11 | Sharp Corp | 縦型絶縁ゲ−ト形電界効果半導体装置 |
-
1988
- 1988-06-23 JP JP63155581A patent/JPH025484A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150379A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS60262468A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタ |
| JPS60262488A (ja) * | 1984-06-11 | 1985-12-25 | カルソニックカンセイ株式会社 | プリント配線板のロウ付け方法 |
| JPS62101077A (ja) * | 1985-10-28 | 1987-05-11 | Sharp Corp | 縦型絶縁ゲ−ト形電界効果半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438065U (ja) * | 1990-07-27 | 1992-03-31 | ||
| JP2019012803A (ja) * | 2017-07-03 | 2019-01-24 | 三菱電機株式会社 | 半導体装置 |
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