JPS62101077A - 縦型絶縁ゲ−ト形電界効果半導体装置 - Google Patents
縦型絶縁ゲ−ト形電界効果半導体装置Info
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- JPS62101077A JPS62101077A JP60242160A JP24216085A JPS62101077A JP S62101077 A JPS62101077 A JP S62101077A JP 60242160 A JP60242160 A JP 60242160A JP 24216085 A JP24216085 A JP 24216085A JP S62101077 A JPS62101077 A JP S62101077A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は縦型絶縁ゲート形電界効果半導体装置く以下
ＶＤ ＭＯＳ ＦＥＴと記ず）に関し、どくにその
Ａン抵抗を低減できる構造に関する。
ＶＤ ＭＯＳ ＦＥＴと記ず）に関し、どくにその
Ａン抵抗を低減できる構造に関する。
（ロ）従来の技術
ＶＤ ＭＯＳ ＦＥＴ、トクニ電力用のＶ［つＭＯ
Ｓ ＦＥＴとしては、第３図に示すように、Ｎ◆型半
導体基体（１）の下面をドレイン（２）となし、またそ
の上面に高比抵抗のＮ型エピタキシャルにζ（Ｎ型シリ
コン層）（３）を形成し、そのＮ型しピタキシャル層（
３）の表層部の一部にＰ型ベース領域（４）を形成し、
さらにこのＰ型ベース領１ｊｌｉ （４）の表層の一部
に低比抵抗のＮ゛型領領域５）を形成してソース（６）
とする。さらにＰ型領域（４）表層の他の一部のチャネ
ル＃４Ｈ（７１上にＳ ！ ０２１９（８］を介して多
結晶シ’Ｊｌン（Ｐｏｌｙ Ｓｉ ）のゲート（９）を
設（プ、Ｎ’ 型ｆｒ４［（５１に接続されるへｇ配線
をソース電極（ト））とする構成である。そして、ソー
ス（６）ドレイン（２間のチャネル電流（１）を、ゲー
ト（９）に印加する電圧によって制御するものである。
Ｓ ＦＥＴとしては、第３図に示すように、Ｎ◆型半
導体基体（１）の下面をドレイン（２）となし、またそ
の上面に高比抵抗のＮ型エピタキシャルにζ（Ｎ型シリ
コン層）（３）を形成し、そのＮ型しピタキシャル層（
３）の表層部の一部にＰ型ベース領域（４）を形成し、
さらにこのＰ型ベース領１ｊｌｉ （４）の表層の一部
に低比抵抗のＮ゛型領領域５）を形成してソース（６）
とする。さらにＰ型領域（４）表層の他の一部のチャネ
ル＃４Ｈ（７１上にＳ ！ ０２１９（８］を介して多
結晶シ’Ｊｌン（Ｐｏｌｙ Ｓｉ ）のゲート（９）を
設（プ、Ｎ’ 型ｆｒ４［（５１に接続されるへｇ配線
をソース電極（ト））とする構成である。そして、ソー
ス（６）ドレイン（２間のチャネル電流（１）を、ゲー
ト（９）に印加する電圧によって制御するものである。
（ハ）′Ｒ，明が解決しようとする問題点上記のような
ＶＤ ＭＯＳ ＦＥＴでは、オン動作時にソース（
６）ドレイン（２）間をチャネル電流（１）が第３図の
矢印（×〉で示す方向に流れる。そして、この場合のオ
ン抵抗Ｒｏｎは、Ｎ’型半導体基体（１）、Ｎ型エピタ
キシ１？ル層（３）、チャネル領１１１！（７）、およ
びＮ◆型領領域５）のそれぞれの抵抗弁を合計したもの
であり、Ｎ型エピタキシャル層（３）の抵抗弁Ｒｅｐｉ
が支配的であり、この傾向は数百Ｖ以上の高耐圧のもの
において特に顕若である。そこで、オン抵抗を下げるた
めに面積を大きくすると、その結果としてチップサイズ
が増大することになり問題があった。またＮ型エピタキ
シャル層（３）の比抵抗を１；げたり厚みを薄くしたり
すると、耐ロー低下に直接影響するといった問題もあっ
た。
ＶＤ ＭＯＳ ＦＥＴでは、オン動作時にソース（
６）ドレイン（２）間をチャネル電流（１）が第３図の
矢印（×〉で示す方向に流れる。そして、この場合のオ
ン抵抗Ｒｏｎは、Ｎ’型半導体基体（１）、Ｎ型エピタ
キシ１？ル層（３）、チャネル領１１１！（７）、およ
びＮ◆型領領域５）のそれぞれの抵抗弁を合計したもの
であり、Ｎ型エピタキシャル層（３）の抵抗弁Ｒｅｐｉ
が支配的であり、この傾向は数百Ｖ以上の高耐圧のもの
において特に顕若である。そこで、オン抵抗を下げるた
めに面積を大きくすると、その結果としてチップサイズ
が増大することになり問題があった。またＮ型エピタキ
シャル層（３）の比抵抗を１；げたり厚みを薄くしたり
すると、耐ロー低下に直接影響するといった問題もあっ
た。
この発明は上記の事情に鑑みてなされたもので、チップ
サイズを増大することなくオン抵抗の低減された高耐圧
ＶＤ ＭＯＳ ＦＥＴを提供しようとするものであ
る。
サイズを増大することなくオン抵抗の低減された高耐圧
ＶＤ ＭＯＳ ＦＥＴを提供しようとするものであ
る。
（ニ）問題点を解決するための手段
この発明の構成は、Ｎ’型（またはＰト型）半導体基体
の一方の而にドレインを形成するとともに、Ｎ’型（ま
たはＰ’型）半導体基体の他方の而に形成されたＮ型（
またはＰ型）エピタキシャル層の表層部にソースＪｊよ
びゲートを形成する縦型絶縁ゲート形電界効果半導体装
置において、Ｎ型（またはＰ型）エピタキシ１フル層の
表層部の一部であるゲート下のＮ型（またはＰ型）エピ
タキシセル領域に、ＮＦ型（またはＰＦ型）不純物領域
を設けたことを特徴とする縦型絶縁ゲート形電界効果半
導体装置である。
の一方の而にドレインを形成するとともに、Ｎ’型（ま
たはＰ’型）半導体基体の他方の而に形成されたＮ型（
またはＰ型）エピタキシャル層の表層部にソースＪｊよ
びゲートを形成する縦型絶縁ゲート形電界効果半導体装
置において、Ｎ型（またはＰ型）エピタキシ１フル層の
表層部の一部であるゲート下のＮ型（またはＰ型）エピ
タキシセル領域に、ＮＦ型（またはＰＦ型）不純物領域
を設けたことを特徴とする縦型絶縁ゲート形電界効果半
導体装置である。
（ホ）作 用
Ｎ◆◆不純物領域が低比抵抗層であり、この部分のオン
抵抗が極端に低く、したがって全体のオン抵抗が低減さ
れる。
抵抗が極端に低く、したがって全体のオン抵抗が低減さ
れる。
くべ）実施例
以下この発明の実施例を図面にて詳述でるが、この発明
が以下の実施例に限定されるものではない。
が以下の実施例に限定されるものではない。
第１図において、第３図と同一要素は同一符号を付して
説明を省略する。
説明を省略する。
第１図に示すこの実施例は、Ｎチャネルの縦型電力用Ｍ
Ｏ８ＦＥＴであり、Ｎ型エピタキシャル層（３）の表層
部の一部に形成したＰ型ベース領域（４）で挾まれたＮ
型エピタキシャル層（３）の表層部に低比抵抗のＮ◆不
純物領ＩＩｌ！１２＋を形成する。このＮ′不純物領域
ａ２１は、通常の拡散法により形成しでもよいが、ゲー
ト（９）直下の間隔が狭く拡散法でうまくコントロール
できない場合は、集束イオンビーム法を用いて精度よ＜
Ｎ”不純物領域面を形成すればよい。
Ｏ８ＦＥＴであり、Ｎ型エピタキシャル層（３）の表層
部の一部に形成したＰ型ベース領域（４）で挾まれたＮ
型エピタキシャル層（３）の表層部に低比抵抗のＮ◆不
純物領ＩＩｌ！１２＋を形成する。このＮ′不純物領域
ａ２１は、通常の拡散法により形成しでもよいが、ゲー
ト（９）直下の間隔が狭く拡散法でうまくコントロール
できない場合は、集束イオンビーム法を用いて精度よ＜
Ｎ”不純物領域面を形成すればよい。
第２図に示す乙のは、」１記の実施例を複数個並列状態
に形成したもので、より大電流・大電力を処理できるよ
うな４．′４ｊ９としたこの発明の他実施例である。
に形成したもので、より大電流・大電力を処理できるよ
うな４．′４ｊ９としたこの発明の他実施例である。
なお上記した実施例では、Ｎヂャネル縦型電力用ＭＯ８
ＦＥＴについて説明したが、同様にしてＰチトネル縦型
電ノｊ１ｆ］ＭＯ８ＦＥＴにこの発明を適用してもよい
。
ＦＥＴについて説明したが、同様にしてＰチトネル縦型
電ノｊ１ｆ］ＭＯ８ＦＥＴにこの発明を適用してもよい
。
（ト）発明の効果
この発明によれば、ゲート下のＮ型エピタキシャル領域
に低比抵抗の不純物領域があるため、その部分のオン抵
抗が極端に低くなり、全体のオン抵抗もチップサイズを
大きくすることなく低減することができる縦型絶縁ゲー
ト形電界効果半導体装置が得られる。またＮ型（または
Ｐ型）エピタキシャル層の比抵抗をトげないので耐圧を
低−ドさせずにオン抵抗を低減することができる。
に低比抵抗の不純物領域があるため、その部分のオン抵
抗が極端に低くなり、全体のオン抵抗もチップサイズを
大きくすることなく低減することができる縦型絶縁ゲー
ト形電界効果半導体装置が得られる。またＮ型（または
Ｐ型）エピタキシャル層の比抵抗をトげないので耐圧を
低−ドさせずにオン抵抗を低減することができる。
第１図はこの発明の実施例一部省略縦断面構造図、第２
図はおなじく他実施例の縦断面構造図、第３図は従来例
の一部省略縦断面構造図である。 （１）・・・・・・Ｎｔ型半導体基体、 （２１・・・
・・・ドレイン、（３）・・・・・・Ｎ型エピタキシャ
ル層、（６）・・・・・・ソース、（９）・・・・・・
ゲート、 ０２１・・・・・・Ｎ”不純物領域。 第１図 窮２図
図はおなじく他実施例の縦断面構造図、第３図は従来例
の一部省略縦断面構造図である。 （１）・・・・・・Ｎｔ型半導体基体、 （２１・・・
・・・ドレイン、（３）・・・・・・Ｎ型エピタキシャ
ル層、（６）・・・・・・ソース、（９）・・・・・・
ゲート、 ０２１・・・・・・Ｎ”不純物領域。 第１図 窮２図
Claims (1)
- １、Ｎ＾＋型（またはＰ＾＋型）半導体基体の一方の面
にドレインを形成するとともに、Ｎ＾＋型（またはＰ＾
＋型）半導体基体の他方の面に形成されたＮ型（または
Ｐ型）エピタキシャル層の表層部にソースおよびゲート
を形成する縦型絶縁ゲート形電界効果半導体装置におい
て、Ｎ型（またはＰ型）エピタキシャル層の表層部の一
部であるチャネル領域に、Ｎ＾＋型（またはＰ＾＋型）
不純物領域を設けたことを特徴とする縦型絶縁ゲート形
電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242160A JPS62101077A (ja) | 1985-10-28 | 1985-10-28 | 縦型絶縁ゲ−ト形電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242160A JPS62101077A (ja) | 1985-10-28 | 1985-10-28 | 縦型絶縁ゲ−ト形電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101077A true JPS62101077A (ja) | 1987-05-11 |
Family
ID=17085221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242160A Pending JPS62101077A (ja) | 1985-10-28 | 1985-10-28 | 縦型絶縁ゲ−ト形電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101077A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025484A (ja) * | 1988-06-23 | 1990-01-10 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| US6084268A (en) * | 1996-03-05 | 2000-07-04 | Semiconductor Components Industries, Llc | Power MOSFET device having low on-resistance and method |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1985
- 1985-10-28 JP JP60242160A patent/JPS62101077A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025484A (ja) * | 1988-06-23 | 1990-01-10 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| US6084268A (en) * | 1996-03-05 | 2000-07-04 | Semiconductor Components Industries, Llc | Power MOSFET device having low on-resistance and method |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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