JPH04146628A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JPH04146628A JPH04146628A JP2271264A JP27126490A JPH04146628A JP H04146628 A JPH04146628 A JP H04146628A JP 2271264 A JP2271264 A JP 2271264A JP 27126490 A JP27126490 A JP 27126490A JP H04146628 A JPH04146628 A JP H04146628A
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- JP
- Japan
- Prior art keywords
- type
- thin film
- diffusion layer
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000010409 thin film Substances 0.000 title claims abstract description 25
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- 239000012535 impurity Substances 0.000 claims abstract description 19
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
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- 238000000034 method Methods 0.000 abstract description 3
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- 239000000377 silicon dioxide Substances 0.000 abstract 2
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- 238000000605 extraction Methods 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は新らしい薄膜半導体装置の構造に関する。
従来、半導体基板表面に形成した絶縁膜上に半導体薄膜
を形成し、該半導体薄膜に半導体装置を形成した薄膜半
導体装置は有った。
を形成し、該半導体薄膜に半導体装置を形成した薄膜半
導体装置は有った。
しかし、上記従来技術によると、半導体基板のタイプが
一定せず、ひいては薄膜半導体装置の電気的特性（例え
ばＭＯＳ ＦＥＴのしきい値電圧等）が一定しないと
言う課題があった。
一定せず、ひいては薄膜半導体装置の電気的特性（例え
ばＭＯＳ ＦＥＴのしきい値電圧等）が一定しないと
言う課題があった。
本発明は、かかる従来技術の課題を解決し、−定の電気
的特性が得られる薄膜半導体装置構造を提供する事を目
的とする。
的特性が得られる薄膜半導体装置構造を提供する事を目
的とする。
上記課題を解決するために、本発明は薄膜半導体装置に
関し、 （１） 高濃度活性不純物を含有せる半導体基板表面に
形成した絶縁膜上に半導体薄膜を形成し、該半導体薄膜
に半導体装置を形成する手段を取る事、及び （２） 前記、高濃度活性不純物をＰ＋型又はＮ＋型と
な−を一手段を取る事、及び （３） 前記、高濃度活性不純物を含有せる半導体基板
なＰ＋型活性不純物拡散層又はＮ＋型活性不純物拡散層
となす手段を取る事、 等の手段を取る事を基本とする。
関し、 （１） 高濃度活性不純物を含有せる半導体基板表面に
形成した絶縁膜上に半導体薄膜を形成し、該半導体薄膜
に半導体装置を形成する手段を取る事、及び （２） 前記、高濃度活性不純物をＰ＋型又はＮ＋型と
な−を一手段を取る事、及び （３） 前記、高濃度活性不純物を含有せる半導体基板
なＰ＋型活性不純物拡散層又はＮ＋型活性不純物拡散層
となす手段を取る事、 等の手段を取る事を基本とする。
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す（ｊ −Ｍ Ｏ５ＦＥ
Ｔ（薄膜トランジスタ）の要部の断面図である。すなわ
ち、Ｐ＋型の高濃度活性不純物を含有せるＳ１基板１１
０表面に形成されたＳｉｎ、膜１２上のＳ１薄膜１５に
ゲートＳ工０２膜１４及びゲート電極１５を形成して０
−ＭＯＳ ＦＥＴを形成したものである。本例では、
ルチャネルＭｏｓ ｙΣＴのしきい値電圧を高い電子
移動度にてＳｉ薄膜Ｓｉ１５のＰ型ＳｉとＳ１基板１１
のＰ＋−ｓｌとの仕事函数差を小となす事により高く一
定にすることができる。尚、８１基板１１の活性不純物
はＰ＋型のみならずｒＬ＋型であっても良（、又、＄１
基板１１０表面にＰ＋型拡散層や１Ｌ＋型拡散層を形成
しても良（、又、該拡散層から引出し電極を取り出し、
該拡散層に電位を与えるようにしても良い。
Ｔ（薄膜トランジスタ）の要部の断面図である。すなわ
ち、Ｐ＋型の高濃度活性不純物を含有せるＳ１基板１１
０表面に形成されたＳｉｎ、膜１２上のＳ１薄膜１５に
ゲートＳ工０２膜１４及びゲート電極１５を形成して０
−ＭＯＳ ＦＥＴを形成したものである。本例では、
ルチャネルＭｏｓ ｙΣＴのしきい値電圧を高い電子
移動度にてＳｉ薄膜Ｓｉ１５のＰ型ＳｉとＳ１基板１１
のＰ＋−ｓｌとの仕事函数差を小となす事により高く一
定にすることができる。尚、８１基板１１の活性不純物
はＰ＋型のみならずｒＬ＋型であっても良（、又、＄１
基板１１０表面にＰ＋型拡散層や１Ｌ＋型拡散層を形成
しても良（、又、該拡散層から引出し電極を取り出し、
該拡散層に電位を与えるようにしても良い。
第２図は、本発明の他の実施例を示すＣ！−ＭＯＳ
！’ＥＴの要部の断面図である。すなわち、Ｎ＋型の高
濃度活性不純物を含有せるＳ１基板２１の、表面に３１
０２膜２２を形成し、該Ｓ ｉ Ｏ，膜２２上に形成し
たＳ１薄膜２６にゲー）Ｓｉ０２膜２４及びゲート醸極
２５等を形成してＣ！−ＭＯＳＴＦＴとなし、本例では
ｎチャネルＭＯＳ ＦＥＴ下にＰ＋型の拡散層２６を
形成したものである尚、ＰチャネルＭＯＳ ＦＥＴ下
にＮ 型の拡散層を設けても良（、更に両チャネル下に
各々異なった導電型の拡散層を設けても良く、又、拡散
層の型はＮチャネルＭＯＳ ＦＩＣＴ下はｒＬｐチャ
ネルＭＯＳ ＦＥＴ下はＰ＋とじても良い。
！’ＥＴの要部の断面図である。すなわち、Ｎ＋型の高
濃度活性不純物を含有せるＳ１基板２１の、表面に３１
０２膜２２を形成し、該Ｓ ｉ Ｏ，膜２２上に形成し
たＳ１薄膜２６にゲー）Ｓｉ０２膜２４及びゲート醸極
２５等を形成してＣ！−ＭＯＳＴＦＴとなし、本例では
ｎチャネルＭＯＳ ＦＥＴ下にＰ＋型の拡散層２６を
形成したものである尚、ＰチャネルＭＯＳ ＦＥＴ下
にＮ 型の拡散層を設けても良（、更に両チャネル下に
各々異なった導電型の拡散層を設けても良く、又、拡散
層の型はＮチャネルＭＯＳ ＦＩＣＴ下はｒＬｐチャ
ネルＭＯＳ ＦＥＴ下はＰ＋とじても良い。
いずれもＣ！−ＭＯＳ ＦＥＴのしきい値電圧を一定
にする作用がある。更に、拡散層２６等から引き出し電
極を形成し、該拡散層に電位を付与して、薄膜半導体装
置の電気的特性（しきい値電圧等）を制御し、一定化す
ることもできる。
にする作用がある。更に、拡散層２６等から引き出し電
極を形成し、該拡散層に電位を付与して、薄膜半導体装
置の電気的特性（しきい値電圧等）を制御し、一定化す
ることもできる。
尚、本発明は、ＭＯＳ ＦＩＣＴのみならずバイポー
ラ・トランジスタ等にも適用でき、例えばラテラルバイ
ポーラ ＴＰＴの少なくともベース領域下をＰ＋又はＮ
＋型の活性不純物層を設げる事により、電流増巾率ｈｆ
ｅの一定化を計ることができる作用がある。
ラ・トランジスタ等にも適用でき、例えばラテラルバイ
ポーラ ＴＰＴの少なくともベース領域下をＰ＋又はＮ
＋型の活性不純物層を設げる事により、電流増巾率ｈｆ
ｅの一定化を計ることができる作用がある。
本発明により薄膜半導体装置の電気的特性の一定化を計
ることができる効果がある。
ることができる効果がある。
第１図及び第２図は本発明の実施例を示す薄膜半導体装
置の要部の断面図である。 １１．２１・・・・・・Ｓｉ基板 １２．２２・・−・・・Ｓ ｉ Ｏ，膜１５１２５・・
・・・・Ｓ１薄膜 １４．２４・・・・・・ゲートＳ ｉ Ｏ，膜１５．２
５・−・・−・ゲート電極 １６ ・・・・・・拡散層
置の要部の断面図である。 １１．２１・・・・・・Ｓｉ基板 １２．２２・・−・・・Ｓ ｉ Ｏ，膜１５１２５・・
・・・・Ｓ１薄膜 １４．２４・・・・・・ゲートＳ ｉ Ｏ，膜１５．２
５・−・・−・ゲート電極 １６ ・・・・・・拡散層
Claims (3)
- （１）高濃度活性不純物を含有せる半導体基板表面に形
成された絶縁膜上には半導体薄膜が形成され、該半導体
薄膜に半導体装置が形成されて成る事を特徴とする薄膜
半導体装置。 - （２）高濃度活性不純物をＰ＾＋型又はＮ＾＋型となす
事を特徴とする請求項１記載の薄膜半導体装置。 - （３）高濃度活性不純物を含有せる半導体基板をＰ＾＋
型活性不純物拡散層又はＮ＾＋型活性不純物拡散層とな
す事を特徴とする請求項１は２記載の薄膜半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271264A JPH04146628A (ja) | 1990-10-09 | 1990-10-09 | 薄膜半導体装置 |
| KR1019910017508A KR920008834A (ko) | 1990-10-09 | 1991-10-07 | 박막 반도체 장치 |
| US07/773,162 US5294821A (en) | 1990-10-09 | 1991-10-08 | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
| EP19910117135 EP0480373A3 (en) | 1990-10-09 | 1991-10-08 | Thin-film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271264A JPH04146628A (ja) | 1990-10-09 | 1990-10-09 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146628A true JPH04146628A (ja) | 1992-05-20 |
Family
ID=17497658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271264A Pending JPH04146628A (ja) | 1990-10-09 | 1990-10-09 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146628A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| US5641980A (en) * | 1995-06-16 | 1997-06-24 | Mitsubishi Denki Kabushiki Kaisha | Device having a high concentration region under the channel |
| US5721596A (en) * | 1995-09-14 | 1998-02-24 | Canon Kabushiki Kaisha | Liquid crystal display device |
| US7023054B2 (en) | 2003-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
-
1990
- 1990-10-09 JP JP2271264A patent/JPH04146628A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| US5426062A (en) * | 1992-12-04 | 1995-06-20 | Texas Instruments Incorporated | Method for forming a silicon on insulator device |
| US5641980A (en) * | 1995-06-16 | 1997-06-24 | Mitsubishi Denki Kabushiki Kaisha | Device having a high concentration region under the channel |
| US5926703A (en) * | 1995-06-16 | 1999-07-20 | Mitsubishi Denki Kabushiki Kaisha | LDD device having a high concentration region under the channel |
| US5721596A (en) * | 1995-09-14 | 1998-02-24 | Canon Kabushiki Kaisha | Liquid crystal display device |
| US7023054B2 (en) | 2003-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7425746B2 (en) | 2003-06-30 | 2008-09-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7638840B2 (en) | 2003-06-30 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
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