JPS62101076A - 縦型絶縁ゲ−ト形電界効果半導体装置 - Google Patents

縦型絶縁ゲ−ト形電界効果半導体装置

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JPS62101076A
JPS62101076A JP60242159A JP24215985A JPS62101076A JP S62101076 A JPS62101076 A JP S62101076A JP 60242159 A JP60242159 A JP 60242159A JP 24215985 A JP24215985 A JP 24215985A JP S62101076 A JPS62101076 A JP S62101076A
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JP
Japan
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type
epitaxial layer
gate
layer
field effect
Prior art date
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Pending
Application number
JP60242159A
Other languages
English (en)
Inventor
Masaru Kubo
勝 久保
Keiichi Okada
岡田　景一
Minoru Yoshioka
稔 吉岡
Takuya Ito
卓也 伊藤
Toshibumi Yoshikawa
俊文 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は縦型絶縁ゲート形電界効宋平簿体装置く以下
Ｖ　　ＭＯＳ　　ＦＥＴと記す）に関し、とくにそのオ
ン抵抗を低減でさる構造に関する。
（ロ）従来の技術 Ｖ　　ＭＯＳ　　ＦＥＴ、とくに電力用の■ＭＯ８ＦＥ
Ｉ−としては、第３図に示すように、Ｎト型半導体基体
（１）の下面をドレイン（′２Ｊとなし、またその上面
に高比抵抗のＮ型エピタキシャル層（Ｎ型シリコンＩｌ
　）　＋３１を形成し、そのＮ型エピタキシャル層（３
）の表層部の一部にＰ型ベース領域（４）を形成し、さ
らにこのＰ型ベースｆｎ域（４）の表層の一部に低比抵
抗のＮ＋型領領域５）を形成してソース（６）とする。
さらにＰ型頭域（４）表層部の他の一部のヂャネル領域
（７）上にＳ！Ｏｚ脱（８）を介して多結晶シリコン（
Ｐｏｌｙ　Ｓｉ　）のゲート（９）を設け、Ｎ’型領領
域５）およびＰ÷型領領域４）に接続されるΔｇ配線を
ソース電極（ト））とする構成である。そして、ソース
（６）ドレイン（２１間のチャネル′Ｆｉ流＋ｉ＋を、
ゲート（９）に印加する電圧によって制御するものであ
る。
（ハ）発明が解決しようとする問題点 上記のようなＶ　　ＭＯＳ　　ＦＥＴでは、オン動作時
にソース（６）ドレイン［２１間をチャネル電流ｔｉ＋
が第３図の矢印へ）で示す方向に流れる。そして、この
場合のΔン抵抗Ｒｏｎは、Ｎ＋＋半導体基体（１）、Ｎ
型エピタキシャル層（３）、チャネル領域（刀、および
Ｎ＋型領領域５）のそれぞれの抵抗弁を合計したもので
あり、Ｎ型エピタキシャル層（３）の抵抗弁Ｒｅｐｉが
支配的である。この傾向は数百Ｖ以上の高耐圧のものに
おいて特に顕著である。そこで、オン抵抗を下げるため
に面積を大きくすると、その結果としてチップサイズが
増大することになり問題があった。またＮ型エピタキシ
ャル層（３）の比抵抗を下げたり厚みを薄くシたりする
と、耐圧低下に直接影響するといった問題もあった。
この発明は上記の事情に鑑みてなされたもので、チップ
サイズを増大することなくオン抵抗の低減された高耐圧
Ｖ　　ＭＯＳ　　ＦＥＴを提供しようとするものである
。
（ニ）問題点を解決するための手段 この発明の構成は、Ｎ’型（またはＰ）型）半導体基体
の一方の面にドレインを形成するとともに、ＮＩ型（ま
たはＰ’型）半導体基体の他方の面に形成されたＮ型（
またはＰ型）エピタキシャル層の表層部にソースおよび
ゲートを形成する縦型絶縁ゲート形電界効果半導体装置
において、ゲートに対向するＮ″型（またはＰ◆型）半
導体基体とＮ型（またはＰ型）エピタキシャル層との境
界部分にＮ◆型（゛またはＰ４型）埋込層を形成したこ
とを特徴とする縦型絶縁ゲート形電界効果半導体装置で
ある。
（ホ）作　用 Ｎ’型埋込層が低比抵抗層であり、この部分の抵抗が極
端に低く、したがって全体のオン抵抗が低減される。
（へ）実施例 以下この発明の実施例を図面にて詳述するが、この発明
が以下の実施例に限定されるものではない。
第１図において、第３図と同一要素は同一符号を付して
説明を省略する。
第１図に示すこの実施例は、Ｎチャネルの縦型型ツノ用
ＭＯ８ＦＥＴであり、Ｎ’型半導体基体ｆ１）　ニＮ＋
拡散ｆｆｆ　Ｍ　（１１）　ヲ形成Ｌ　タ（７）　チ、
Ｎ”１７半１１体基体（１）上面にＮ型エピタキシャル
層（３）が形成しである。このＮ型エピタキシャル層（
３）の形成時に、Ｎ◆型半導体基体（ａに形成されたＮ
゛拡散領域（１１）から、Ｎ’型不純物の一部がＮ型エ
ピタキシャル層（３）に侵入すること（はい上り）によ
って、Ｎ型エピタキシセル層（３）にＮ＋＋埋込層面が
形成される。このＮ”型埋込層面はゲート（９）に対向
するすなわち直下方向の位置に形成されるものである。
そして従来と同様、Ｎ型エピタキシャル層（３）の表層
部にソース（５）およびゲート（９）を形成してＮチャ
ネルの縦型電力用ＭＯ８ＦＥＴとなる。
Ｎ’埋込層［Ｆ］は、耐圧維持（耐圧の低下防止）のた
めにＯＮ動作をさせるための設定電圧（定格電圧）をソ
ース色ドレイン（２］間に印加した際に、空乏層ａＪに
当らない程度に広く、かつ、はい上り司（厚み）を大き
くすることにより、より効果的に形成される。
第２図に示ずものは、上記の実施例を複数個並列状態に
形成したもので、より大電流・大電力を処理できるよう
な構造としたこの発明の他実滴例である。
なお上記した実施例では、Ｎチャネル縦型電力用ＭＯ５
ＦＥＴについて説明したが、同様にしてこの発明をＰチ
ャネル縦型電力用ＭＯ８ＦＥＴに適用してもＪ：い。
（ト）発明の効果 この発明によれば、Ｎ型（またはＰ型）エピタキシャル
層に低比抵抗のＮ＋型（またはＰ’型）埋込層があるた
め、その部分の抵抗が極端に低くなり、全体のオン抵抗
のチップサイズを大きくすることなく低減することがで
きる縦型絶縁ゲート形電界効果半導体装置がｔｉられる
。またＮ型（またはＰ型）エピタキシャル層の比抵抗を
下げたりその厚みを薄くしないので耐圧を低下させずに
オン抵抗を低減することができる。
【図面の簡単な説明】
第１図はこの発明の実施例一部省略［断面構造図、第２
図はおなじく他実施例の縦断面構造図、第３図は従来例
の一部省略１１１７ｉｒｍ構造図である。 （１）・・・・・・Ｎ’型半導体基体、　（２）・・・
・・・ドレイン、（３）・・・・・・Ｎ型エピタキシャ
ル層、（６）・・・・・・ソース、（９）・・・・・・
ゲート　　面・・・・・・Ｎ◆理込層。 Ｃつ

Claims (1)

    【特許請求の範囲】
  1. １、Ｎ＾＋型（またはＰ＾＋型）半導体基体の一方の面
    にドレインを形成するとともに、Ｎ＾＋型（またはＰ＾
    ＋型）半導体基体の他方の面に形成されたＮ型（または
    Ｐ型）エピタキシャル層の表層部にソースおよびゲート
    を形成する縦型絶縁ゲート形電界効果半導体装置におい
    て、ゲートに対向するＮ＾＋型（またはＰ＾＋型）半導
    体基体とＮ型（またはＰ型）エピタキシャル層との境界
    部分Ｎ＾＋型（またはＰ＾＋型）埋込層を形成したこと
    を特徴とする縦型絶縁ゲート形電界効果半導体装置。
JP60242159A 1985-10-28 1985-10-28 縦型絶縁ゲ−ト形電界効果半導体装置 Pending JPS62101076A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987459A (en) * 1989-01-19 1991-01-22 Toko, Inc. Variable capacitance diode element having wide capacitance variation range
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US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device

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